soc試題庫(kù)

1、1.目前，集成電路產(chǎn)業(yè)鏈主要包括設(shè)計(jì)、制造、封裝和測(cè)試。2.一個(gè)完整的SoC設(shè)計(jì)包括系統(tǒng)結(jié)構(gòu)設(shè)計(jì)，軟件結(jié)構(gòu)設(shè)計(jì)和硬件設(shè)計(jì)。3.SOC按用途可分為專(zhuān)用SOC芯片類(lèi)型和通用SOC芯片類(lèi)型。4.SOC中常用處理器的可分為通用處理器、數(shù)字信號(hào)處理器、可配置處理器。5.SOC中典型的存儲(chǔ)器包括SRAM、SDRAM、DDRAM、ROM、和flash。6.目前的ESL工具通常采用工業(yè)標(biāo)準(zhǔn)語(yǔ)言進(jìn)行建模，如CC、systemc、systemVerilog

2、等。7.SOC中常用的總線主要包括AMBA總線、AVALON總線、CeConnect總線、和Wishbone總線。8.總線設(shè)計(jì)需要考慮的因素主要包括總線寬度、時(shí)鐘頻率、仲裁機(jī)制、傳輸類(lèi)型。9.IP核依設(shè)計(jì)流程不同，可分為：軟核、固核和硬核。10.SOC的英語(yǔ)全稱(chēng)是systemonchip。11.目前的集成電路設(shè)計(jì)理念中IP是構(gòu)成SOC的基本單元。12.當(dāng)前的SOC的設(shè)計(jì)正朝著速度快、容量大、體積小、質(zhì)量輕、功耗低的方向發(fā)展。13.SoC

3、的設(shè)計(jì)趨勢(shì)正從RTL級(jí)向電子系統(tǒng)級(jí)（ESL，ElectronicSystemLevel）轉(zhuǎn)移。14.ESL設(shè)計(jì)分成可分成三步，其包括：功能設(shè)計(jì)、基于應(yīng)用的架構(gòu)設(shè)計(jì)、基于平臺(tái)的架構(gòu)設(shè)計(jì)。15.驗(yàn)證方法可以分為動(dòng)態(tài)驗(yàn)證、靜態(tài)驗(yàn)證。16.常用的可測(cè)性設(shè)計(jì)包括：內(nèi)部掃描測(cè)試設(shè)計(jì)、邊界掃描測(cè)、自動(dòng)測(cè)試矢量生成、存儲(chǔ)器內(nèi)建自測(cè)試。17.EDA布局布線流程包括：布局規(guī)劃、布局、器件放置、時(shí)鐘樹(shù)綜合、布線。18.世界IC產(chǎn)業(yè)為適應(yīng)技術(shù)的發(fā)展和市場(chǎng)的要求

4、，其產(chǎn)業(yè)結(jié)構(gòu)經(jīng)歷了3次重大變革分別是：以生產(chǎn)為導(dǎo)向的初級(jí)階段、FOUNDRY與FABLESS設(shè)計(jì)公司的崛起階段、“四大分離”的IC產(chǎn)業(yè)階段。19.SOC的系統(tǒng)架構(gòu)設(shè)計(jì)的過(guò)程可以分為3個(gè)階段分別是：功能設(shè)計(jì)階段、應(yīng)用驅(qū)動(dòng)的系統(tǒng)架構(gòu)設(shè)計(jì)階段、平臺(tái)導(dǎo)向的系統(tǒng)架構(gòu)設(shè)計(jì)階段。20.目前市場(chǎng)上主要的兩種flash分別是：nfalsh、nflash。21、用于多核SOC性能的兩條定律分別是：阿姆達(dá)定律、古斯塔夫森定律。22、目前幾種典型的多核SOC系

5、統(tǒng)架構(gòu)分別是：片上網(wǎng)絡(luò)、可重構(gòu)SOC、TI開(kāi)放式多媒體應(yīng)用平臺(tái)（OMAP）架構(gòu)。23、ESL設(shè)計(jì)的核心是事務(wù)級(jí)建模。24、ESL設(shè)計(jì)流程包含:系統(tǒng)級(jí)描述、體系架構(gòu)設(shè)計(jì)、軟硬件劃分、軟硬件協(xié)同設(shè)計(jì)和驗(yàn)證。25、事務(wù)級(jí)模型可分為3種：沒(méi)有時(shí)序信息的模型、周期近似的模型、精確到每個(gè)周期的模型。26、事務(wù)層是介于算法抽象層、和RTL抽象層之間。27、一個(gè)完整的IP硬核應(yīng)該包含以下模型：功能模型、時(shí)序模型、功耗模型、測(cè)試模簡(jiǎn)答題：1、集成電路發(fā)展

6、經(jīng)歷的6個(gè)階段？第一階段：1962年制造出包含12個(gè)晶體管的小規(guī)模集成電路（SSI，SmallScaleIntegration）。第二階段：1966年集成度為100～1000個(gè)晶體管的中規(guī)模集成電路（MSI，MediumScaleIntegration）。第三階段：1967～1973年，研制出1千～10萬(wàn)個(gè)晶體管的大規(guī)模集成電路（LSI，LargeScaleIntegration）。第四階段：1977年研制出在30平方毫米的硅晶片上集成

7、15萬(wàn)個(gè)晶體管的超大規(guī)模集成電路（VLSI，VeryLargeScaleIntegration）。第五階段：1993年隨著集成了1000萬(wàn)個(gè)晶體管的16MBFLASH和256MBDRAM的研制成功，進(jìn)入了特大規(guī)模集成電路（ULSI，UltraLargeScaleIntegration）時(shí)代。第六階段：1994年由于集成1億個(gè)元件的1GBDRAM的研制成功，進(jìn)入巨大規(guī)模集成電路（GSI，GigaScaleIntegration）時(shí)代。2、

8、SOC相比較其它類(lèi)型的集成電路其優(yōu)勢(shì)有哪些？可以實(shí)現(xiàn)更為復(fù)雜的系統(tǒng)、具有較低的設(shè)計(jì)成本、具有更高的可靠性、縮短產(chǎn)品設(shè)計(jì)時(shí)間、減少產(chǎn)品反復(fù)的次數(shù)、可以滿(mǎn)足更小尺寸的設(shè)計(jì)要求、可達(dá)到低功耗的設(shè)計(jì)要求3、時(shí)鐘偏斜（slew）產(chǎn)生的原因是什么？時(shí)鐘偏斜造成競(jìng)爭(zhēng)冒險(xiǎn)的原因是什么？由于版圖上到達(dá)每個(gè)觸發(fā)器時(shí)鐘端口的連線長(zhǎng)度不同，驅(qū)動(dòng)單元的負(fù)載不同等原因，若果沒(méi)有經(jīng)過(guò)處理，全局時(shí)鐘會(huì)到達(dá)每個(gè)時(shí)序邏輯單元的時(shí)間就不可能相同。這種時(shí)鐘到達(dá)時(shí)間在空間上的差

9、別成為時(shí)鐘偏斜（clockskew）。時(shí)鐘偏斜造成的后果是非常嚴(yán)重的，時(shí)鐘延時(shí)到達(dá)，會(huì)造成數(shù)據(jù)到達(dá)的建立時(shí)間不夠，如果時(shí)鐘提前到達(dá)，會(huì)造成數(shù)據(jù)不滿(mǎn)足保持時(shí)間的要求，從而會(huì)造成競(jìng)爭(zhēng)冒險(xiǎn)。4、SOC系統(tǒng)架構(gòu)設(shè)計(jì)的總體目標(biāo)與各個(gè)階段分別是什么？目標(biāo)：設(shè)計(jì)者針對(duì)應(yīng)用的特點(diǎn)，選取合適的功能模塊和模塊之間數(shù)據(jù)的通信方式，在滿(mǎn)足總線吞吐率、芯片面積、功耗等一些列系統(tǒng)約束的條件下，從眾多的系統(tǒng)架構(gòu)方案中找到最優(yōu)的SOC系統(tǒng)架構(gòu)方案。階段：功能設(shè)計(jì)階段、