實現(xiàn)vhdl有效綜合應注意的設計事項(圖文)

1、實現(xiàn)實現(xiàn)VHDL有效綜合應注意的設計事項有效綜合應注意的設計事項(圖文圖文)1.命名約定在大多數(shù)設計中，常常會忽視建立、采用一種良好的命名約定。擁有好的命名約定就意味著設計清爽而系統(tǒng)化，對于其他設計者也具有很好的可讀性。擁有好的命名約定，設計者看到信號的名字就能夠很容易聯(lián)想出其功能。2.STD_LOGIC類型的使用建議在設計用來綜合的VHDL代碼時只使用STD_LOGIC類型（對總線采用STD_LOGIC_VECT類型）。論文發(fā)表。如果

2、只使用這一種類型，那么在將各模塊集成起來的時候就無須考慮類型轉(zhuǎn)換。3.反饋信號的使用對于打算在設計對象內(nèi)部對輸出端口進行反饋的設計，提倡將該輸出端口定義成OUTPUT端口，并另外建立一個與此輸出端口相關(guān)聯(lián)的信號，然后用該信號在設計對象內(nèi)部實現(xiàn)反饋。不提倡將輸出端口定義為BUFFER并在內(nèi)部反饋該端口。使用BUFFER聲明會在將各個模塊集成起來的時候引起問題，這是因為與聲明成BUFFER的端口相連接的每一個端口都必須聲明成BUFFER端口

3、。4.完整的敏感表如果在時序進程的敏感表中未列全信號，那么其綜合前和綜合后的仿真結(jié)果可能會不同。DesignCompiler在讀入敏感表不完整的VHDL源文件時將發(fā)出正在讀入的文件具有不完整的敏感表的警S∶INTEGER∶=0。10.函數(shù)或過程調(diào)用時盡量使用名稱關(guān)聯(lián)。因為名稱關(guān)聯(lián)可以比位置關(guān)聯(lián)更好地防止產(chǎn)生不正確的端口連接和元件聲明也不要在同一個語句中同時使用兩種關(guān)聯(lián)。論文發(fā)表。諸如：clk_1:bufesptmap(I=clock_i

4、nclock_out)；(不正確的用法)clk_1:bufesptmap(I=clock_inO=clock_out)；(正確的用法)11.注意算術(shù)功能的設計優(yōu)化。例如下面兩條語句：Out=ABCD；Out=(AB)(CD)；第一條語句綜合后將會連續(xù)疊放3個加法器(((AB)C)D)；第二條語句(AB)和(CD)使用兩個并行的加法器，同時進行加法運算，再將運算結(jié)果通過第三個加法器進行組合。雖然使用資源數(shù)量相同，但第二條語句速度更快。以4