萬兆以太網(wǎng)UDP-IP協(xié)議棧在FPGA上實(shí)現(xiàn)的研究.pdf

1、大數(shù)據(jù)時(shí)代，萬兆以太網(wǎng)逐漸廣泛應(yīng)用于各種數(shù)據(jù)服務(wù)中心。但是隨之帶來一個(gè)問題，處理萬兆網(wǎng)絡(luò)通信CPU需要消耗的資源過多，導(dǎo)致處理器的負(fù)擔(dān)太大，若因此形成惡性循環(huán)，甚至可能造成網(wǎng)絡(luò)癱瘓。所以在提高網(wǎng)絡(luò)帶寬的同時(shí)采取何種方式減輕處理器負(fù)擔(dān)，一直是該領(lǐng)域的研究熱點(diǎn)。對(duì)萬兆以太網(wǎng)通信而言，傳統(tǒng)的CPU+軟件協(xié)議棧的處理模式急需得到改進(jìn)。
　　結(jié)合FPGA并行處理、開發(fā)周期短、功耗低等優(yōu)點(diǎn)，本文對(duì)萬兆以太網(wǎng)UDP/IP協(xié)議棧在FPGA上的實(shí)現(xiàn)

2、進(jìn)行了分析研究，按照協(xié)議棧分層的思想，針對(duì)傳輸層和網(wǎng)絡(luò)層校驗(yàn)和計(jì)算速度慢的問題，提出了改進(jìn)的并行加法器，并使用VHDL語言設(shè)計(jì)了協(xié)議棧的各層模塊，通過仿真驗(yàn)證，滿足萬兆以太網(wǎng)的時(shí)序要求。
　　結(jié)合本實(shí)驗(yàn)室的可堆疊存儲(chǔ)陣列方案，使用Mentor Dxdesigner工具設(shè)計(jì)了基于萬兆以太網(wǎng)硬件協(xié)議棧的存儲(chǔ)陣列系統(tǒng)，設(shè)計(jì)包含了電源模塊、時(shí)鐘模塊、SFP+接口模塊、DDR3模塊，SATA接口模塊等電路原理圖。通過將硬件協(xié)議棧模塊封裝成P