萬兆以太網UDP-IP協(xié)議棧在FPGA上實現(xiàn)的研究.pdf_第1頁
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文檔簡介

1、大數(shù)據時代，萬兆以太網逐漸廣泛應用于各種數(shù)據服務中心。但是隨之帶來一個問題，處理萬兆網絡通信CPU需要消耗的資源過多，導致處理器的負擔太大，若因此形成惡性循環(huán)，甚至可能造成網絡癱瘓。所以在提高網絡帶寬的同時采取何種方式減輕處理器負擔，一直是該領域的研究熱點。對萬兆以太網通信而言，傳統(tǒng)的CPU+軟件協(xié)議棧的處理模式急需得到改進。
　　結合FPGA并行處理、開發(fā)周期短、功耗低等優(yōu)點，本文對萬兆以太網UDP/IP協(xié)議棧在FPGA上的實現(xiàn)

2、進行了分析研究，按照協(xié)議棧分層的思想，針對傳輸層和網絡層校驗和計算速度慢的問題，提出了改進的并行加法器，并使用VHDL語言設計了協(xié)議棧的各層模塊，通過仿真驗證，滿足萬兆以太網的時序要求。
　　結合本實驗室的可堆疊存儲陣列方案，使用Mentor Dxdesigner工具設計了基于萬兆以太網硬件協(xié)議棧的存儲陣列系統(tǒng)，設計包含了電源模塊、時鐘模塊、SFP+接口模塊、DDR3模塊，SATA接口模塊等電路原理圖。通過將硬件協(xié)議棧模塊封裝成P

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