超高速高精度模數轉換器輸入網絡研究與設計.pdf

1、現實世界中的信號以模擬信號為主，而現代電子技術中處理的信號多是數字信號。要實現這一處理需要能將模擬信號轉換成數字信號的電子器件，即模數轉換器(ADC)。隨著通信系統(tǒng)進入4G時代，正向5G邁進以及衛(wèi)星通訊的發(fā)展，對AD C的速度和精度提出了更高要求，相關技術的突破亟待解決。輸入網絡作為模數轉換器與外界的接口，是 AD C系統(tǒng)中最先處理信號的模塊，輸入網絡決定了ADC的性能。因此超高速高精度 AD C的電路實現，首先需要設計超高速高精度的輸

2、入網絡。本文從緩沖器（Buffer）、采樣保持（S/H）電路及多通道時間交織理論等方面，對輸入網絡進行研究設計。基于65nm CMOS工藝，設計了一種超高速高精度ADC的輸入網絡，用于8位2.5GS/s的ADC。在采樣信號頻率2.5GHz，輸入信號頻率滿足 Nyquist頻率，且信號幅度較大時，輸入網絡的輸出信號的無雜散波動范圍（SFDR）高于60dB以供后續(xù)電路量化處理。
　　本研究主要內容包括：⑴對比了不同架構的輸入網絡，分析

3、其適用范圍。在保證超高速和高精度的情況下，選擇帶有緩沖器的多通道時間交織作為最終結構。⑵研究了緩沖器的理論和電路結構，分析了其非線性的來源和提高其線性度的方法，設計了一種基于源極跟隨器結構的高速緩沖器。⑶研究了S/H電路理論和電路結構，分析了其非理想因素以及提高速度和線性度的方法，基于開環(huán)結構實現了S/H電路。⑷研究了多通道時間交織 ADC的輸入網絡，分析了多通道架構誤差來源，針對時序誤差設計了一種基于符號判斷的數字校正算法。⑸基于65

4、nm CMOS工藝，進行超高速高精度輸入網絡的設計與驗證。在采樣頻率2.5GHz，輸入Nyquist頻率信號，差分信號擺幅1.2V時，SFDR為72.52dB，低頻下，輸入網絡的輸出信號SFDR超過80dB；在時鐘發(fā)生器中加入固定采樣時刻失配（ΔT=1％TS），經過數字校正算法的工作，將輸入網絡輸出信號的線性度由SFDR=44.26dB提高到SFDR=70.83dB，接近無時序誤差時輸出信號的線性度，基于符號判斷的數字校正方法消除了輸入