超高速時間交織模數(shù)轉(zhuǎn)換器的研究與設(shè)計.pdf

1、隨著集成電路制造工藝水平的進(jìn)一步提高，數(shù)字信號處理的速度飛速發(fā)展，作為模擬域和數(shù)字域橋梁的模數(shù)轉(zhuǎn)換器（ADC），整機系統(tǒng)對其轉(zhuǎn)換速率和精度也提出了更高的要求。在中頻及射頻采樣下，超高速ADC廣泛應(yīng)用于寬帶通信、儀器儀表、測試系統(tǒng)、雷達(dá)、軟件無線電等領(lǐng)域，具有重要的民用價值和戰(zhàn)略意義。常規(guī)的單核高速ADC結(jié)構(gòu)經(jīng)過國內(nèi)外學(xué)者的多年研究，基礎(chǔ)理論和實現(xiàn)方法已較為完善，其轉(zhuǎn)換速率和精度難以跟隨制造工藝的發(fā)展而快速提高。
　　時間交織結(jié)構(gòu)利

2、用時鐘分相技術(shù)，控制多個并聯(lián)的高速ADC交替工作，從而在保持ADC精度的同時實現(xiàn)ADC轉(zhuǎn)換速率的倍增。該方法是實現(xiàn)超高速模數(shù)轉(zhuǎn)換的有效方法之一，并聯(lián)的ADC個數(shù)越多，能實現(xiàn)的轉(zhuǎn)換速率越高。但是由于器件失配、芯片內(nèi)溫度和應(yīng)力分布不均等因素的影響，各通道的ADC間存在增益失配、失調(diào)失配、采樣時間失配和采樣帶寬失配等誤差，影響并制約超高速時間交織ADC的性能。同時，高速采樣時鐘的精度和多相時鐘的穩(wěn)定性也將對ADC的性能產(chǎn)生影響。針對上述問題，

3、本文進(jìn)行了深入的研究和討論，包括通道間失配誤差的分析與校正，高速低抖動時鐘的設(shè)計，多相時鐘發(fā)生器的設(shè)計與校正和雙通道時間交織ADC的設(shè)計與物理實現(xiàn)，主要的研究工作和創(chuàng)新如下：
　　1.通道間失配誤差的分析與校正：對通道 ADC間的失配誤差進(jìn)行分析和討論，建立失配誤差模型，基于MATLAB仿真工具定性分析失配誤差的對ADC性能的影響。對于失調(diào)失配誤差和增益失配誤差，采用前臺和后臺相結(jié)合的均衡化技術(shù)對兩種誤差進(jìn)行校正。而對于采樣時間失

4、配誤差，本文首先提出了一種全局時鐘采樣技術(shù)，利用全局時鐘采樣解決時鐘失配問題。隨后介紹了一種基于通道間數(shù)字輸出差值的自適應(yīng)后臺校正算法，該方法利用數(shù)字域與模擬域相結(jié)合的方式，既減小了純數(shù)字式校正的硬件開銷，也降低了模擬電路的復(fù)雜度，為通道間的時鐘失配誤差校正提供了一種優(yōu)良的解決方案。在此基礎(chǔ)上，為了進(jìn)一步擴展校正方法的適用頻率范圍，提出了一種基于導(dǎo)數(shù)的自適應(yīng)校正技術(shù)。該技術(shù)通過數(shù)字輸出信號的導(dǎo)數(shù)來估算時鐘失配誤差，其準(zhǔn)確度更高，在整個奈

5、奎斯特范圍內(nèi)均可以有效檢測并校正時鐘失配誤差。
　　2.高速低抖動時鐘發(fā)生器的設(shè)計與實現(xiàn)：針對納米工藝下低壓薄柵晶體管的漏電問題，建立了漏電模型，提出了一種電壓-電壓補償電路，減小晶體管漏電對電荷泵鎖相環(huán)輸出時鐘的貢獻(xiàn)。在此基礎(chǔ)上，設(shè)計了1.6 GHz的時鐘發(fā)生器，通過優(yōu)化環(huán)路穩(wěn)定性和環(huán)路噪聲，輸出時鐘抖動仿真結(jié)果為2.27 ps。
　　3.多相時鐘發(fā)生器的設(shè)計與實現(xiàn)：基于延遲鎖相環(huán)技術(shù)設(shè)計了四相時鐘發(fā)生器，輸出時鐘頻率為4

6、00 MHz，占空比為50％。針對多相時鐘間的相位失配問題，提出了一種后臺自適應(yīng)校正技術(shù)。該技術(shù)利用電荷泵和濾波電容檢測時鐘間的延遲時間誤差，并通過模擬緩沖器調(diào)節(jié)對應(yīng)時鐘的延遲時間，從而實現(xiàn)時鐘間失配誤差的校正。在65 nm標(biāo)準(zhǔn)CMOS工藝下，進(jìn)行了流片驗證，測試結(jié)果顯示延遲鎖相環(huán)正常鎖定，輸出時鐘正常，校正后輸出時鐘延遲時間從690 ps減小為630 ps，接近標(biāo)準(zhǔn)值625 ps，實現(xiàn)了時鐘間失配誤差的校正。
　　4.雙通道時間

7、交織ADC的設(shè)計與實現(xiàn)：基于流水線ADC的功耗分析，確定12位800 MSPS ADC采用雙通道時間交織結(jié)構(gòu)實現(xiàn)，單通道ADC的級精度為2.5位。在運放的設(shè)計過程中，采用厚柵和薄柵MOSFET相結(jié)合的方式，提高運放的輸出擺幅和帶寬。芯片內(nèi)還集成了帶隙基準(zhǔn)偏置電路、低壓差分輸出接口電路（LVDS）、通道間失配誤差校正邏輯等功能模塊電路。在65 nm標(biāo)準(zhǔn)CMOS工藝下，進(jìn)行了流片驗證，芯片面積為5×3 mm2，整體芯片功耗為1200 mW。