一種粗細(xì)結(jié)構(gòu)的時(shí)間數(shù)字轉(zhuǎn)換器的研究與設(shè)計(jì).pdf

1、科學(xué)技術(shù)的迅猛發(fā)展使得人們對(duì)于精密時(shí)間的量化要求越來越高，在大量的科學(xué)研究中，傳統(tǒng)的時(shí)間量化方式已經(jīng)無法滿足實(shí)際需求，因此，可以對(duì)極小時(shí)間間隔信號(hào)進(jìn)行高精度測(cè)量的時(shí)間數(shù)字轉(zhuǎn)換(Digital-to-Time Convertion)技術(shù)應(yīng)運(yùn)而生。隨著集成電路工藝的逐步發(fā)展，時(shí)間數(shù)字轉(zhuǎn)換器(TDC)被廣泛應(yīng)用到工程研究和科學(xué)實(shí)踐領(lǐng)域，如高能物理實(shí)驗(yàn)中測(cè)量粒子的飛行時(shí)間測(cè)量，醫(yī)學(xué)上的正電子斷層掃描、衛(wèi)星同步、激光測(cè)距、雷達(dá)測(cè)距等。TDC作為時(shí)

2、間測(cè)量的核心單元，它的性能優(yōu)劣直接決定著時(shí)間測(cè)量精度的高低。因此，高精度TDC的研究具有重要的科學(xué)和實(shí)踐意義。
　　現(xiàn)有的TDC主要有兩種實(shí)現(xiàn)方式：基于專用集成電路(ASIC)和基于現(xiàn)場(chǎng)可編輯門陣列(FPGA)，定制化設(shè)計(jì)能夠在結(jié)構(gòu)設(shè)計(jì)上進(jìn)行優(yōu)化從而能達(dá)到皮秒測(cè)時(shí)精度。本文在針對(duì)不同結(jié)構(gòu)的TDC性能分析的基礎(chǔ)上，提出了一種采用ASIC方式實(shí)現(xiàn)的粗-細(xì)結(jié)構(gòu) TDC。論文首先分別介紹了模擬型和數(shù)字型 TDC的結(jié)構(gòu)和原理并進(jìn)行了優(yōu)缺點(diǎn)分

3、析；著重針對(duì)延遲鎖定環(huán)中各部分的結(jié)構(gòu)和原理進(jìn)行了詳細(xì)研究和分析；并對(duì)初始控制端電路、鑒頻鑒相器和電荷泵進(jìn)行了優(yōu)化設(shè)計(jì)。然后在此基礎(chǔ)之上提出了一種粗細(xì)結(jié)構(gòu) TDC，并詳細(xì)闡述了各個(gè)部分的構(gòu)成和原理：粗計(jì)數(shù)部分采用延遲線循環(huán)計(jì)數(shù)的方式，重點(diǎn)設(shè)計(jì)了具有特定延遲時(shí)間的延遲單元、計(jì)數(shù)結(jié)構(gòu)和用于信號(hào)采樣的對(duì)稱結(jié)構(gòu) D觸發(fā)器，在達(dá)到高動(dòng)態(tài)范圍的同時(shí)解決了由于信號(hào)傳輸路徑不對(duì)稱造成的誤差累積；中間計(jì)數(shù)級(jí)采用基本延遲線結(jié)構(gòu)量化粗計(jì)數(shù)部分的剩余時(shí)間誤差，提

4、高了測(cè)時(shí)效率且減少了電路面積；細(xì)計(jì)數(shù)部分采用雙延遲鎖定環(huán)結(jié)構(gòu)達(dá)到穩(wěn)定的高精度測(cè)量。此外論文給出了鏈接三個(gè)計(jì)數(shù)部分之間的連接結(jié)構(gòu)，確保了輸入中間級(jí)和細(xì)計(jì)數(shù)級(jí)的時(shí)間間隔與上一級(jí)剩余時(shí)間誤差相符。論文最后采用0.5μm CMOS工藝，利用Cadence Spectre軟件對(duì)文中所提出的粗細(xì)結(jié)構(gòu)時(shí)間數(shù)字轉(zhuǎn)換器整體電路進(jìn)行了設(shè)計(jì)和仿真驗(yàn)證，并對(duì)仿真結(jié)果進(jìn)行了誤差分析。
　　仿真結(jié)果表明：電路在125MHZ的時(shí)鐘下正常工作，整個(gè)TDC的指標(biāo)，