一種異步逐次逼近型模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì).pdf

1、在諸多不同結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器中，逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）具有中等精度、尺寸小、功耗低、成本低等優(yōu)點(diǎn)，在消費(fèi)電子、信號(hào)采集等場(chǎng)合得到廣泛應(yīng)用。近年來(lái)，隨著CMOS工藝特征尺寸不斷減小，SARADC的速度跟精度不斷提高，功耗跟電源電壓不斷降低，整體性能不斷優(yōu)化，已經(jīng)成為該領(lǐng)域的研究熱點(diǎn)。
　　本文在分析傳統(tǒng)同步時(shí)序SARADC的工作原理、電路結(jié)構(gòu)和特點(diǎn)的基礎(chǔ)上，采用異步時(shí)序結(jié)構(gòu)，來(lái)實(shí)現(xiàn)8位精度，10MS/s采樣率的逐次逼近

2、模數(shù)轉(zhuǎn)換器。首先在MATLAB平臺(tái)上進(jìn)行系統(tǒng)建模，分析時(shí)鐘抖動(dòng)、開(kāi)關(guān)非線(xiàn)性、比較器失調(diào)、電容失配、噪聲等非理想因素對(duì)電路的影響，然后對(duì)關(guān)鍵電路模塊進(jìn)行分析和設(shè)計(jì)，包括異步時(shí)序邏輯電路，能夠有效提高轉(zhuǎn)換速率、降低整體功耗;采用兩級(jí)動(dòng)態(tài)比較器，提高速度的同時(shí)減小靜態(tài)功耗;采用改進(jìn)的分段式電容陣列結(jié)構(gòu)，DAC電容和采樣電容的復(fù)用技術(shù)能夠有效降低電路版圖面積。由于采用異步時(shí)序結(jié)構(gòu)，能夠有效提高轉(zhuǎn)換速度，減少外圍電路，降低時(shí)鐘模塊設(shè)計(jì)復(fù)雜度，從而

3、減小了芯片面積，也降低了系統(tǒng)整體功耗。
　　本文基于SMIC65nm CMOS工藝，采用Cadence公司Spectre系列軟件對(duì)設(shè)計(jì)的電路進(jìn)行模塊仿真和整體仿真。在電源電壓為1.2V，參考電壓為1.2V，采樣率為10MS/s，輸入正弦波信號(hào)情況下，仿真結(jié)果顯示，當(dāng)輸入信號(hào)頻率為4.84375MHz時(shí)，ENOB=7.85bit, SNR=53.56dB, SNDR=49.06dB,SFDR=56.81dB。采用線(xiàn)性擬合算法，INL