Turbo乘積碼低復(fù)雜度譯碼算法的研究與FPGA實(shí)現(xiàn).pdf

1、隨著無線通信技術(shù)的迅猛發(fā)展，信息傳輸?shù)目煽啃詥栴}越來越引起人們重視，關(guān)于信道編碼技術(shù)的研究也越來越多。Turbo乘積碼作為一種編碼效率高、糾錯(cuò)性能好的線性分組碼，有著巨大的研究價(jià)值和應(yīng)用潛力，近些年成為了信道編碼領(lǐng)域的研究熱點(diǎn)。然而，Turbo乘積碼傳統(tǒng)的Chase迭代譯碼算法復(fù)雜度較大，不太適合硬件實(shí)現(xiàn)。因此，如何改進(jìn) Chase迭代譯碼算法以取得譯碼性能和復(fù)雜度的合理折中成為了Turbo乘積碼的研究重心。
　　本文圍繞Turb

2、o乘積碼編譯碼技術(shù)展開，研究并選定了一種低復(fù)雜度譯碼算法，然后基于該算法進(jìn)行了譯碼器的硬件設(shè)計(jì)及 FPGA實(shí)現(xiàn)。全文研究內(nèi)容主要包括以下方面：
　　1.在系統(tǒng)闡述Turbo乘積碼編譯碼原理的基礎(chǔ)上，深入研究了Chase迭代譯碼算法及其改進(jìn)的低復(fù)雜度算法，并仿真分析了原始算法和改進(jìn)算法的性能差異。本文采用的低復(fù)雜度改進(jìn)Chase迭代譯碼算法在610?誤碼率下能夠獲得6.8dB以上的編碼增益。
　　2.對(duì)本文選定的低復(fù)雜度Cha

3、se迭代譯碼算法進(jìn)行了硬件設(shè)計(jì)及FPGA實(shí)現(xiàn)，并通過功能仿真對(duì)設(shè)計(jì)的譯碼器電路進(jìn)行了功能上的驗(yàn)證。在主要誤碼率區(qū)間上，功能仿真相比浮點(diǎn)仿真的碼塊編碼增益差在0.1dB以內(nèi)。
　　3．基于Altera DE5-Net FPGA開發(fā)平臺(tái)進(jìn)一步對(duì)設(shè)計(jì)的譯碼器電路進(jìn)行了驗(yàn)證及性能分析。本文設(shè)計(jì)的Turbo乘積碼譯碼器硬件資源使用率較低，最大工作時(shí)鐘頻率為333MHz，可完成最高33Mbps速率的碼塊實(shí)時(shí)譯碼，具有最低248?s的譯碼延時(shí)。