超高速時(shí)間交織模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì).pdf

1、隨著集成電路制造工藝水平的進(jìn)一步提高，數(shù)字信號(hào)處理的速度飛速發(fā)展，作為模擬域和數(shù)字域橋梁的模數(shù)轉(zhuǎn)換器（ADC），整機(jī)系統(tǒng)對(duì)其轉(zhuǎn)換速率和精度也提出了更高的要求。在中頻及射頻采樣下，超高速ADC廣泛應(yīng)用于寬帶通信、儀器儀表、測(cè)試系統(tǒng)、雷達(dá)、軟件無(wú)線(xiàn)電等領(lǐng)域，具有重要的民用價(jià)值和戰(zhàn)略意義。常規(guī)的單核高速ADC結(jié)構(gòu)經(jīng)過(guò)國(guó)內(nèi)外學(xué)者的多年研究，基礎(chǔ)理論和實(shí)現(xiàn)方法已較為完善，其轉(zhuǎn)換速率和精度難以跟隨制造工藝的發(fā)展而快速提高。
　　時(shí)間交織結(jié)構(gòu)利

2、用時(shí)鐘分相技術(shù)，控制多個(gè)并聯(lián)的高速ADC交替工作，從而在保持ADC精度的同時(shí)實(shí)現(xiàn)ADC轉(zhuǎn)換速率的倍增。該方法是實(shí)現(xiàn)超高速模數(shù)轉(zhuǎn)換的有效方法之一，并聯(lián)的ADC個(gè)數(shù)越多，能實(shí)現(xiàn)的轉(zhuǎn)換速率越高。但是由于器件失配、芯片內(nèi)溫度和應(yīng)力分布不均等因素的影響，各通道的ADC間存在增益失配、失調(diào)失配、采樣時(shí)間失配和采樣帶寬失配等誤差，影響并制約超高速時(shí)間交織ADC的性能。同時(shí)，高速采樣時(shí)鐘的精度和多相時(shí)鐘的穩(wěn)定性也將對(duì)ADC的性能產(chǎn)生影響。針對(duì)上述問(wèn)題，

3、本文進(jìn)行了深入的研究和討論，包括通道間失配誤差的分析與校正，高速低抖動(dòng)時(shí)鐘的設(shè)計(jì)，多相時(shí)鐘發(fā)生器的設(shè)計(jì)與校正和雙通道時(shí)間交織ADC的設(shè)計(jì)與物理實(shí)現(xiàn)，主要的研究工作和創(chuàng)新如下：
　　1.通道間失配誤差的分析與校正：對(duì)通道 ADC間的失配誤差進(jìn)行分析和討論，建立失配誤差模型，基于MATLAB仿真工具定性分析失配誤差的對(duì)ADC性能的影響。對(duì)于失調(diào)失配誤差和增益失配誤差，采用前臺(tái)和后臺(tái)相結(jié)合的均衡化技術(shù)對(duì)兩種誤差進(jìn)行校正。而對(duì)于采樣時(shí)間失

4、配誤差，本文首先提出了一種全局時(shí)鐘采樣技術(shù)，利用全局時(shí)鐘采樣解決時(shí)鐘失配問(wèn)題。隨后介紹了一種基于通道間數(shù)字輸出差值的自適應(yīng)后臺(tái)校正算法，該方法利用數(shù)字域與模擬域相結(jié)合的方式，既減小了純數(shù)字式校正的硬件開(kāi)銷(xiāo)，也降低了模擬電路的復(fù)雜度，為通道間的時(shí)鐘失配誤差校正提供了一種優(yōu)良的解決方案。在此基礎(chǔ)上，為了進(jìn)一步擴(kuò)展校正方法的適用頻率范圍，提出了一種基于導(dǎo)數(shù)的自適應(yīng)校正技術(shù)。該技術(shù)通過(guò)數(shù)字輸出信號(hào)的導(dǎo)數(shù)來(lái)估算時(shí)鐘失配誤差，其準(zhǔn)確度更高，在整個(gè)奈

5、奎斯特范圍內(nèi)均可以有效檢測(cè)并校正時(shí)鐘失配誤差。
　　2.高速低抖動(dòng)時(shí)鐘發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)：針對(duì)納米工藝下低壓薄柵晶體管的漏電問(wèn)題，建立了漏電模型，提出了一種電壓-電壓補(bǔ)償電路，減小晶體管漏電對(duì)電荷泵鎖相環(huán)輸出時(shí)鐘的貢獻(xiàn)。在此基礎(chǔ)上，設(shè)計(jì)了1.6 GHz的時(shí)鐘發(fā)生器，通過(guò)優(yōu)化環(huán)路穩(wěn)定性和環(huán)路噪聲，輸出時(shí)鐘抖動(dòng)仿真結(jié)果為2.27 ps。
　　3.多相時(shí)鐘發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)：基于延遲鎖相環(huán)技術(shù)設(shè)計(jì)了四相時(shí)鐘發(fā)生器，輸出時(shí)鐘頻率為4

6、00 MHz，占空比為50％。針對(duì)多相時(shí)鐘間的相位失配問(wèn)題，提出了一種后臺(tái)自適應(yīng)校正技術(shù)。該技術(shù)利用電荷泵和濾波電容檢測(cè)時(shí)鐘間的延遲時(shí)間誤差，并通過(guò)模擬緩沖器調(diào)節(jié)對(duì)應(yīng)時(shí)鐘的延遲時(shí)間，從而實(shí)現(xiàn)時(shí)鐘間失配誤差的校正。在65 nm標(biāo)準(zhǔn)CMOS工藝下，進(jìn)行了流片驗(yàn)證，測(cè)試結(jié)果顯示延遲鎖相環(huán)正常鎖定，輸出時(shí)鐘正常，校正后輸出時(shí)鐘延遲時(shí)間從690 ps減小為630 ps，接近標(biāo)準(zhǔn)值625 ps，實(shí)現(xiàn)了時(shí)鐘間失配誤差的校正。
　　4.雙通道時(shí)間

7、交織ADC的設(shè)計(jì)與實(shí)現(xiàn)：基于流水線(xiàn)ADC的功耗分析，確定12位800 MSPS ADC采用雙通道時(shí)間交織結(jié)構(gòu)實(shí)現(xiàn)，單通道ADC的級(jí)精度為2.5位。在運(yùn)放的設(shè)計(jì)過(guò)程中，采用厚柵和薄柵MOSFET相結(jié)合的方式，提高運(yùn)放的輸出擺幅和帶寬。芯片內(nèi)還集成了帶隙基準(zhǔn)偏置電路、低壓差分輸出接口電路（LVDS）、通道間失配誤差校正邏輯等功能模塊電路。在65 nm標(biāo)準(zhǔn)CMOS工藝下，進(jìn)行了流片驗(yàn)證，芯片面積為5×3 mm2，整體芯片功耗為1200 mW。