高速可配置FPGA I-O研究與設(shè)計.pdf

1、FPGA自1985年第一塊產(chǎn)品誕生以來，一直是集成電路產(chǎn)業(yè)的一個重要分支。隨著集成電路工藝按照摩爾定律(Moore's Law)發(fā)展，F(xiàn)PGA產(chǎn)品也已經(jīng)進入20nm技術(shù)節(jié)點，F(xiàn)PGA在電路密度、功耗用電、頻率效能上漸漸拉近了與ASIC的距離。再加上FPGA可快速成品的優(yōu)勢，能夠很好的適應(yīng)目前消費電子市場少量多樣、周期短變換快的特點。不僅如此，F(xiàn)PGA在通信設(shè)備領(lǐng)域也快速增長。各大FPGA公司推出了一系列的通信產(chǎn)品組合，芯片中包含豐富的通

2、訊專用IP。因此各大通訊設(shè)備廠商也越來越多的采用FPGA作為系統(tǒng)核心芯片，取代ASIC與ASSP。作為連通FPGA與外部系統(tǒng)的橋梁，F(xiàn)PGA I/O也已經(jīng)達到Gbps級別。
　　本文首先對FPGA I/O的研究背景及意義、FPGA以及I/O架構(gòu)進行了探討;其次介紹了FPGA I/O實現(xiàn)的各種標準的參數(shù)以及端口連接;然后分析了信號傳輸線對信號傳輸?shù)挠绊?。本文主要根?jù)FPGA I/O所要實現(xiàn)的協(xié)議，對其架構(gòu)進行了研究，并將其分為接收模

3、塊、發(fā)送模塊、LVDS模塊、DCI(Digitally ControlledImpedance)模塊。其中接收模塊實現(xiàn)了單端協(xié)議、偽差分協(xié)議和差分協(xié)議信號接收。然后著眼于具體電路模塊的實現(xiàn)，包括在接收端為了增加I/O抗噪聲能力而采用的遲滯比較器以及施密特觸發(fā)器;發(fā)送端Slew-rate調(diào)整電路的實現(xiàn)，以及為了同時滿足不同驅(qū)動電流和DCI最小調(diào)節(jié)精度要求而設(shè)計的輸出buffer陣列;LVDS發(fā)送器的設(shè)計采用了預(yù)加重設(shè)計以降低傳輸線的高頻損

4、耗，LVDS接收器采用Rail-to-Rail差分輸入以滿足協(xié)議0.3-2.2V的大輸入共模電平變化;以及最后DCI數(shù)字控制阻抗的算法及架構(gòu)實現(xiàn)。
　　本文闡述的高速可配置FPGA I/O是基于SMIC1P10M65nm CMOS工藝實現(xiàn)。多電源設(shè)計，其中與FPGA核心邏輯部件相連的為1.2V，I/O外部供電電平根據(jù)協(xié)議有1.2V/1.5V/1.8V/2.5V/3.3V。芯片核心電路面積約為1.5mm*0.8mm。整個芯片實現(xiàn)了L