連續(xù)時(shí)間Sigma-Delta調(diào)制器建模與電路研究.pdf

1、隨著通信系統(tǒng)發(fā)展，下一代無(wú)線通信系統(tǒng)的信道帶寬需要擴(kuò)展至幾十甚至上百兆赫茲，并且動(dòng)態(tài)范圍不變。在此條件下，對(duì)ADC提出寬帶、低功耗、高精度等要求。Sigma-Delta(??) ADC作為這一領(lǐng)域的研究熱點(diǎn)，與奈奎斯特采樣ADC相比，具有更低功耗、更大動(dòng)態(tài)范圍和更高量化精度等優(yōu)點(diǎn)。連續(xù)時(shí)間型Sigma-Delta ADC具有天然抗混疊濾波特性，并且對(duì)環(huán)路濾波器模塊中運(yùn)放的建立時(shí)間沒(méi)有嚴(yán)格要求，這些優(yōu)勢(shì)使其適用于高速高精度轉(zhuǎn)換領(lǐng)域且功耗更

2、低。
　　本文對(duì)連續(xù)時(shí)間Sigma-Delta ADC的關(guān)鍵模塊Sigma-Delta調(diào)制器展開(kāi)研究工作。首先分析比較前饋式與反饋式調(diào)制器的STF特性，結(jié)合兩種結(jié)構(gòu)的優(yōu)點(diǎn)和不足提出一種混合式Sigma-Delta調(diào)制器。之后利用Matlab SDToolbox設(shè)計(jì)工具，根據(jù)脈沖不變?cè)砭C合出連續(xù)時(shí)間Sigma-Delta調(diào)制器的傳輸函數(shù)H(s)。為了達(dá)到降低系統(tǒng)功耗的目的，本文采用無(wú)源RC積分器作為環(huán)路濾波器的第二級(jí)積分器，同時(shí)將

3、補(bǔ)償環(huán)路延時(shí)的零階反饋環(huán)路前移并取消加法器，在信號(hào)帶寬為10 MHz、OSR為16條件下，利用Matlab仿真得到調(diào)制器的SNDR為68.6 dB，SNR為68.6 dB，SFDR為100.9 dB，有效位數(shù)為9.5 bits。考慮到實(shí)際電路中存在多種非理想因素，本文分別分析系統(tǒng)中的運(yùn)放有限增益帶寬積、積分常數(shù)變化、環(huán)路延時(shí)和比較器失調(diào)等非理想因素。利用Smulink平臺(tái)，針對(duì)非理想因素對(duì)系統(tǒng)整體性能影響，進(jìn)行行為級(jí)建模仿真。采用零階反

4、饋環(huán)路吸收環(huán)路延時(shí)，采用NRZ反饋脈沖波形抑制時(shí)鐘抖動(dòng)，采用電容調(diào)諧陣列校準(zhǔn)積分常數(shù)波動(dòng)，采用DWA算法改進(jìn)多比特量化器失配。
　　最后在已通過(guò)行為級(jí)驗(yàn)證的三階連續(xù)時(shí)間Sigma-Delta調(diào)制器系統(tǒng)結(jié)構(gòu)基礎(chǔ)上，展開(kāi)電路分析與設(shè)計(jì)。采用SMIC0.18?m1P6M工藝，電源電壓1.8V，10MHz信號(hào)帶寬OSR為16的條件下對(duì)其仿真得到SFDR為98.4 dB，SNR為81.1 dB，SNDR為80.9 dB，有效位數(shù)為11.2