系統(tǒng)芯片測試應(yīng)用時間最小化技術(shù)研究.pdf

1、超大規(guī)模集成(VLSI)電路產(chǎn)品的開發(fā)流程主要包括設(shè)計、制造、測試和封裝四個步驟。測試是芯片產(chǎn)品規(guī)模化生產(chǎn)的重要環(huán)節(jié)，其目標(biāo)是檢測制造工藝過程引起的電路故障。VLSI電路制造測試方法主要有基于ATE的外部測試、內(nèi)建自測試(BIST)和基于測試資源劃分(TRP)的優(yōu)化測試。VLSI工藝與設(shè)計技術(shù)的進(jìn)步使基于芯核的系統(tǒng)芯片(SoC)得到迅速發(fā)展。然而，測試數(shù)據(jù)量的膨脹和測試訪問的復(fù)雜性，使測試成本大幅上升，SoC測試面臨很大挑戰(zhàn)。最小化測試

2、應(yīng)用時間可以降低SoC測試成本和測試功耗。優(yōu)化TRP是降低SoC測試應(yīng)用時間的主要技術(shù)，包括測試數(shù)據(jù)壓縮(TDC)、可測性設(shè)計(DFT)和測試調(diào)度技術(shù)。本學(xué)位論文在綜述近年來TRP技術(shù)相關(guān)領(lǐng)域國內(nèi)外研究工作的基礎(chǔ)上，以最小化SoC測試應(yīng)用時間為目標(biāo)，開展創(chuàng)新的SoC測試數(shù)據(jù)壓縮、測試訪問與應(yīng)用結(jié)構(gòu)優(yōu)化技術(shù)研究。
　　 芯核測試鏈的平衡劃分可以降低SoC測試應(yīng)用時間和ATE存儲開銷。本文針對測試訪問機(jī)制(TAM)約束的硬核測試鏈劃

3、分問題，提出了一種優(yōu)化的求解方案。建議方案應(yīng)用最大處理器時間(LPT)算法得到一個初始劃分，結(jié)合迭代技術(shù)，從當(dāng)前劃分中選取長度差最大的二條測試鏈，應(yīng)用所提出的最佳交換遞減(BID)算法對其中一對單元實施最佳交換。將建議方案用于ITC'02基準(zhǔn)電路典型芯核的測試鏈平衡劃分。結(jié)果表明，與現(xiàn)有技術(shù)實驗結(jié)果比較，采用本文技術(shù)可以生成更加平衡的芯核測試鏈劃分，而且算法的收斂性好，計算時間適中。
　　 有效利用電路測試集中大量存在的無關(guān)位(

4、x)，可以提高測試數(shù)據(jù)壓縮率。論文通過引入一種新穎的x位動態(tài)傳播與回溯賦值策略，對基本的模式游程(PRL)編碼技術(shù)進(jìn)行擴(kuò)展(EPRL)。在模式游程編碼壓縮過程中，通過模式異或運算將當(dāng)前停止游走的參考模式中不再有用的無關(guān)位，傳播到下一個參考模式，從而增加新的參考模式與后續(xù)待編碼模式之間的編碼相容概率，而這種x位動態(tài)傳播策略的有效性，可以通過對已編碼模式中x位的回溯賦值來確認(rèn)。論文演示了建議策略在測試數(shù)據(jù)壓縮中的應(yīng)用。實驗結(jié)果表明，與最近報

5、道TDC技術(shù)相比，建議方案能有效改善測試數(shù)據(jù)壓縮率，而相應(yīng)的解壓器電路很簡單。
　　 在上述研究工作的基礎(chǔ)上，提出了一種芯核聯(lián)合的SoC測試數(shù)據(jù)壓縮與應(yīng)用方案。通過合并SoC的多個芯核測試集，進(jìn)行統(tǒng)一的EPRL編碼壓縮，從而更充分地利用之前提出的無關(guān)位傳播策略。同時，提出了一種可重配置的芯核聯(lián)合掃描測試結(jié)構(gòu)，配合芯核聯(lián)合的測試數(shù)據(jù)壓縮/確壓技術(shù)，實現(xiàn)SoC多芯核的聯(lián)合測試應(yīng)用。實驗將建議方案應(yīng)用于ISCAS'89電路為芯核構(gòu)成的