高速SERDES接口的關鍵電路設計.pdf

1、隨著通訊技術的快速發(fā)展，SERDES接口以其傳輸速率高、抗干擾能力強、功耗低等優(yōu)點，迅速成為傳輸接口發(fā)展的主流。8B/10B SERDES作為其中的一種重要結構，對其關鍵電路的研究和設計一直是研究熱點。其中時鐘與數(shù)據(jù)恢復電路和串并轉換電路作為8B/10B SERDES解串器中的重要組成部分，其性能的好壞直接影響到信號的傳輸質量。
　　本文根據(jù)8B/10B SERDES的結構特點，詳細分析了SERDES和解串器工作原理，在此基礎上，

2、確定了解串器的整體架構，并設計了用于解串器環(huán)路中的時鐘與數(shù)據(jù)恢復電路和串并轉換電路。在對時鐘與數(shù)據(jù)恢復電路的設計中，基于相位插值的結構，分別設計了:鑒相器，用于相位檢測;投票表決電路，用于相位判決和數(shù)字濾波;移位寄存器，用于輸出相位插值控制字;相位插值器，用于對兩相時鐘進行插值操作。整體電路采用全數(shù)字實現(xiàn)的方式，相位抖動小，易于實現(xiàn)，保證了時鐘與數(shù)據(jù)的正確恢復。在串并轉換電路的設計中，分別設計了樹狀結構和移位寄存結構的串并轉換電路，可以

3、分別實現(xiàn)1路至2路和1路至5路的數(shù)據(jù)轉換，保證了串行數(shù)據(jù)到并行數(shù)據(jù)的正確轉換。
　　本文在1.2V的電源電壓下，基于SMIC65nm CMOS工藝對電路進行了設計，并使用Cadence公司的Spectre軟件對電路進行了仿真，結果表明:所設計的基于相位插值結構的時鐘與數(shù)據(jù)恢復電路能夠正確完成相位檢測與判決，對時鐘進行插值操作等功能，在時鐘頻率為2.5GHz時，平均插值步長為7.1ps，能夠用于時鐘與數(shù)據(jù)恢復;所設計的串并轉換電路在