Verilog翻譯型模擬器研究.pdf

1、在使用硬件描述語言設(shè)計數(shù)字電路的過程中,模擬是非常重要的一個環(huán)節(jié),通過模擬可以反饋設(shè)計結(jié)果,使用戶發(fā)現(xiàn)設(shè)計中存在的問題。但是隨著集成電路設(shè)計規(guī)模的復(fù)雜度的不斷增長,傳統(tǒng)的的解釋型模擬方法日益成為設(shè)計中的瓶頸。翻譯型模擬器由于在提高模擬速度方面有著巨大的潛力,得到了越來越多的關(guān)注。Verilog作為一門被廣泛使用的硬件描述語言,可以用在硬件設(shè)計流程的建模、綜合和模擬等多個階段。如果能在Verilog模擬上有所突破,則必將提高我國在集成電路

2、設(shè)計領(lǐng)域的競爭力,并將對我國EDA的發(fā)展產(chǎn)生重要的推動作用。
　　本文首先介紹了Verilog翻譯型模擬器的原理,在此基礎(chǔ)上提出了一個Verilog翻譯型模擬器的框架并加以實現(xiàn),通過將Verilog轉(zhuǎn)換為C語言,然后與模擬調(diào)度核心進行連接,生成可執(zhí)行的程序,進行模擬。整個系統(tǒng)按照功能可以分為三部分,即前端分析模塊、調(diào)度核心和代碼生成模塊。前端分析模塊將Verilog源描述轉(zhuǎn)換成為中間格式,調(diào)度核心以事件驅(qū)動算法為基礎(chǔ)對并行Veri