外文翻譯---借助 dds 的精密頻率的一種替代方法

1、<p>　　An alternative method of precise frequency by the aid of a DDS Contents</p><p>　　A method of frequency measurement based on a closed loop composed mainly of a Frequency Comparator (FC) and a Direc

2、t Digital Synthesizer (DDS) is presented in this paper. The DDS serves as reference sinewave signal generator acting at one of the FC's inputs. The FC accepts the hard-limited waveform of the DDS as well as the unkno

3、wn frequency. From the comparison of the two signals a logic output that controls an up/down counter is produced. The counter's output acting as the Frequency Setting Wo</p><p>　　1 Introduction</p>

4、<p>　　The most commonly used frequency measurement technique adopts counters that count the pulses of the unknown frequency during a predefined time window (aperture). Apart from this, techniques where the pulses

5、of a reference frequency are counted during one or more periods of the unknown one are also common. In the latter case, the period instead of the frequency is estimated .Some papers in [1] in the literature deal with the

6、 problem of low frequency measurement and are focusing in the frequency r</p><p>　　The above methods can be characterized as open-loop methods i.e. digital counters are used to count during a predefined tinl

7、e interval and calculate the result afterwards. Its closed-loop form characterizes the proposed method in this paper. By the term "closed-loop" we denote some sort of feedback. A waveform with a known (controll

8、ed) frequency is produced within the circuit and is fed back to the frequency comparison stage which consecutively forces it to approximate the unknown (input) freque</p><p>　　2 Direct Digital Synthesis</

9、p><p>　　A typical Direct Digital Synthesizer consists of a RAM containing samples of a sinewave (sine look-up table, LUT). These samples are swept in a controlled manner by the aid of a Frequency Setting Word (

10、FSW), which determines the phase step. A typical FSW is 32-bit wide, but 48-bit synthesizers leading in higher frequency resolution are also available. A phase accumulator produces the successive addresses of the sine lo

11、ok-up table and generates a digitized sine wave output. The digital part of th</p><p>　　The frequency of the output signal for an n-bit system is calculated in the following way; If n the phase step is equal

12、 to one, the accumulator will count by ones, taking 2 clock cycles to address the entire LUT and to generate one cycle of the output sinewave. This is the lowest frequency that the system can generate and is also its fre

13、quency resolution. Setting the FSW equal to two, results in the accumulator counting by twos, taking 2n?1 clock cycles to complete one n?1 cycle of the output si</p><p>　　m × fclk 2n n fres= fclk/ 2 fDD

14、S=</p><p>　　For n = 32 and having a clock frequency of fclk = 33 MHz, the frequency resolution is 7.68 mHz. If n is increased to 48, with the same clock frequency, a resolution of 120 nHz is possible.</p&

15、gt;<p>　　3 The proposed frequency measurement technique</p><p>　　The idea that led to our present design came from the extremely high frequency resolution of the DDS devices and is enforced by the noi

16、se immunity of its closed loop form. A (known) frequency source, the DDS, is employed in a closed loop and is forced progressively to produce an output with a frequency equal to the unknown input . A rule of thumb in the

17、 DDS systems is that the maximum acceptable synthesized frequency is about 25% of the clock frequency (well below the Nyquist limit). According t</p><p>　　3.1 Operation of the circuit </p><p>　　

18、The circuit operates in such a way that at the beginning of a new measurement the DDS output frequency would be controlled in a successive approximation way. The initial DDS frequency would be half of it's maximum. I

19、n addition, the frequency step of the approximation would equal the 1/4 of the DDS maximum frequency. On every approximation the frequency step is divided by two and added or subtracted to the FSW of the DDS, depending o

20、n the output of the Frequency Comparator. The approximation proc</p><p>　　The digital FSW, after the appropriate correction and decoding, is presented in an output device i.e. an LCD display or any other sui

21、table means. Alternatively, it can be digitally recorded or it can be read by a computer.</p><p>　　As conclusion of this initial approach we could say that the proposed method is based on a Digital Controlle

22、d Synthesizer which is forced to produce a frequency almost equal to the unknown one. </p><p>　　3.2 Frequency comparison</p><p>　　The frequency comparator seems to be the most critical stage of

23、the design. The implementation is based on a modified phase/frequency comparator proposed by Philips in the 74HC4046 PLL device. It consists primarily of two binary counters, counting up to two and an RS flip-flop. The f

24、unction of the frequency comparator is based on the principle that the lower frequency, i.e. larger period, includes (embraces) at least one or more full periods of the higher frequency (smaller period). This means t<

25、/p><p>　　At a first glance one could think that the synthesized frequency could reach the measured one (fin) and then the operation of the counter stops. Unfortunately this is not the case. A dynamic mechanism

26、takes place instead. The circuit needs some time to realize the correct frequency relation. We will refer to this time as "hysteresis". Hysteresis depends on the initial timing relation of the DDS output and on

27、 the unknown frequency. Initially, during the hysteresis period, the indication regarding</p><p>　　3.3 Interaction between frequency comparator and digital synthesizer After the successive approximation of t

28、he unknown frequency the Frequency Comparator "realizes" that the synthesized frequency is higher (lower) than the unknown one and produces a logic 0 (1) at the output which commands the up/down counter to coun

29、t in the down (up) direction. As previously mentioned, the output of this counter is considered to be the FSW to the DDS stage. In the case when the DDS frequency was initially lower</p><p>　　When DDS output

30、 (fDDS) has approached fin, due to hysteresis, no specific frequency is synthesized. Instead, it swings between f1 and f2, where f1 and f2 are the two extreme values of the frequency swing lying symmetrically around fin.

31、 The DDS output can be considered as a frequency modulated carrier by a triangular waveform. The triangular waveform is the analog representation of the FSW applied to the DDS. lower trace shows a typical output of the F

32、requency Comparator. In the same figure, uppe</p><p>　　3.4 Description of the prototype hardware</p><p>　　For evaluation purposes two prototypes have been built and tested in the laboratory. The

33、 first approach was a low frequency instrument (operating up to 15 KHz) . The purpose of this implementation was to study the principles of operation of the proposed method. Next, a higher frequency prototype was built w

34、hich will be described in more detail here. In order to implement the digital part of the prototype, (Frequency Comparator, Successive Counter, Correction Stage) two PLD devices from Altera (E</p><p>　　The g

35、enerated sinewave has upper harmonics, due to the DAC operation. These harmonics are removed from the filters that follow the DAC. The correction stage is implemented partially on the PLDs and partially on the microcontr

36、oller. Based on the up-down command of the frequency comparator we store the two extreme values, FSW1 and FSW2, which are then transferred into the micro-controller (Atmel AT89C52), transformed into numerical representat

37、ion and fed to the LCD Display. The micro-controller al</p><p>　　The behaviour of the instrument was according to the expected and was alike to a conventional bench frequency counter. The speed of measuremen

38、t was checked using lower trace, obtained by the aid of a digital oscilloscope. Each state, high or low, of this waveform corresponds to the time required for one measurement. </p><p>　　4 Conclusion </p&g

39、t;<p>　　In this paper an alternative method of frequency measurement has been proposed. It has been pointed out that in most cases this method is faster than conventional methods for the same frequency resolution.

40、 On the other hand, the precision of the method can be very high due to the inherent high frequency resolution characteristic of the DDS that is employed. This synthesizer, which can be thought as an oscillator, is drive

41、n to "oscillate" in the region of the unknown input frequency. A comparison</p><p>　　The second major advantage of this method is that if repetitive frequency measurements are to be taken, the inst

42、rument remains locked and the frequency measurement does not restart from the beginning, but instead is automatically driven to lower or higher values. In other words, the loop has the capability to follow the changes in

43、 the frequency of the input signal. In the conventional counting techniques the counting procedure is repeated (restarted) for each new measurement. </p><p>　　Another important advantage is the noise immunit

44、y of the system, due to its closed loop nature. A detailed study of the noise behavior has not been carried out in this paper. This is mainly because the aim of this text is to present an alternative principle of frequen

45、cy measurement. Moreover, the final output of the system is taken after some further processing (measurement correction) which also contributes to the noise immunity. </p><p>　　借助 DDS 的精密頻率的一種替代方法</p>

46、<p><b>　　內(nèi)容 </b></p><p>　　頻率測量的方法基于閉環(huán)組成,主要是一個頻率比較器(FC)和直接數(shù)字合成 器(DDS),對此在本文中進行了介紹。DDS 作為標準信號發(fā)生器在 FC 的投入之 中扮演一定的角色。FC 接受了 DDS 的硬限幅波形以及未知的頻率。從比較兩 個信號的輸出，控制邏輯向上/向下計數(shù)器產(chǎn)生了。計數(shù)器的輸出頻率設(shè)定字 （FSW） 代理指示

47、的 DDS 產(chǎn)生一個新的正弦波頻率接近未知之一。 當循環(huán)沉淀， 頻率設(shè)定字給出了未知的高頻數(shù)字估計。優(yōu)勢是從 DDS 固有的高分辨率和環(huán)路 噪聲免疫力而來，從而設(shè)計同樣精確和不受影響的頻率計。所有額外相關(guān)的階段 都被儀器的顯示器顯示出來。</p><p><b>　　1 簡介</b></p><p>　　最常用的測頻技術(shù)采用計數(shù)在預(yù)定的時間窗口（光圈）的未知頻率的脈沖

48、的計數(shù) 器。此外，凡任何參考頻率的脈沖在一個或多個未知一期計算方法也很常見。在 后一種情況下，代替頻率的周期只是估計的。本文獻的第[1]部分的某些文件處 理了低頻率的測量問題并集中在心臟（心臟）信號的頻率范圍（幾赫茲）或在電 源頻率（50-60 赫茲） 。這些技術(shù)實際上是在測量訊號的時間，并使用一些方法 來計算它的倒數(shù)，即頻率。在第[2]中，頻率由查找表的方法計算。其他[4-6]的 內(nèi)容是關(guān)于微處理器或以微控制器為基礎(chǔ)的。 </p

49、><p>　　上述方法的特點是開環(huán)方法，即數(shù)字計數(shù)器來計數(shù)在預(yù)定 tinle 間隔，之后計算 結(jié)果。其閉環(huán)形式刻畫了本文提出的方法。這個術(shù)語“閉環(huán)”我們用來記一些反饋 排序。一個已知（控制）的頻率波形在電路中產(chǎn)生，并反饋到強制它來接近未知 的（輸入）的頻率的頻率比較階段。產(chǎn)生上述提及的受控的頻率波形是一個直接 數(shù)字合成器。 </p><p>　　2 直接數(shù)字頻率合成器 </p>

50、<p>　　一個典型的直接數(shù)字頻率合成器包含一個正弦波（正弦查找表 LUT）樣品的 RAM。在限定相位跳躍的頻率設(shè)置字的控制方式下來搜尋這些樣本。一個典型 的頻率設(shè)置字是 32 位寬，但 48 位合成器在較高的頻率分辨率也可使用。一個 相位累加器產(chǎn)生連續(xù)的正弦查找表的地址，并生成一個數(shù)字正弦波輸出。DDS 的數(shù)字部分，即相位累加器和查表，被稱為數(shù)控振蕩器（NCO） 。最后階段，這 相對于前一個主要是模擬，包括一個 D / A

51、轉(zhuǎn)換器在一個過濾器之后。過濾器使 數(shù)字化的正弦波更平穩(wěn)，生產(chǎn)連續(xù)輸出信號。在凡方波輸出需要的應(yīng)用中，這由 一個硬限制器在經(jīng)過過濾器之后得到。這不等于使用例如蓄電池的，而不是硬過 濾和波形輸出最高位有限，因為會遇到很大的抖動。</p><p>　　對于 n 位系統(tǒng)的輸出信號的頻率是按以下方式計算的;如果相位步等于 1，將累 加器的計數(shù)加 1，以時鐘周期，以滿足整個 LUT 和生成一個周期的輸出正弦波。 這是該系統(tǒng)能

52、生成的最低的頻率，也是它的頻率分辨率。設(shè)置 FSW 為二，計數(shù) 器的結(jié)果間隔數(shù)為二，以時鐘周期來完成一個周期的正弦波輸出。它可以很容易 地表明，對于任意整數(shù) m，其中 m <，所采取的時鐘周期數(shù)旨在產(chǎn)生一個輸出的 正弦波周期/米，輸出頻率（fDDS）和頻率分辨率（fres）給出由下列公式：</p><p>　　m × fclk fDDS= 2n fres= fclk/ 2 n </p>

53、<p>　　對于 n = 32，有一個 fclk = 33 MHz 的時鐘頻率，頻率分辨率為 7.68 兆赫茲。如 果 n 是增加至 48 個具有相同的時鐘頻率，分辨率為 120 nHz 是可能的。 </p><p>　　3 被提議的頻率測量技術(shù) </p><p>　　產(chǎn)生我們目前的設(shè)計的想法來自 DDS 的頻率分辨率極高的設(shè)備并且由它的 封閉循環(huán)的形式抗干擾執(zhí)行。一個（已知

54、）頻率源，即 DDS，采用于一個閉環(huán) 并且被迫逐步產(chǎn)生頻率等于未知輸入輸出。一個在 DDS 系統(tǒng)的經(jīng)驗法則是可以 。根據(jù)這一點， 接受的最大合成頻率為時鐘頻率的 25％（遠低于奈奎斯特限制） 我們的原型使用一個 33 MHz 的時鐘將有效地數(shù)到 8 兆赫。在砷化鎵產(chǎn)品來看， 我們可以看到，最近的 DDS 設(shè)計可以在高達 400 兆赫的時鐘頻率范圍運作。因 此，目前的方法，頻率計數(shù)器工作頻率達 100 MHz 是可以設(shè)計的。該決議將取 決

55、于 FSW 的數(shù)量和時鐘頻率。 DDS 的時鐘頻率是非常重要的，因為它減小， 該方法的決議（定義為 fclk /）更出色，即它變得更精細的改進。時鐘頻率下降 的影響是其最大輸出頻率， 限制計數(shù)器的最大計數(shù)隨之降低。 主要模塊已被證明。 其中包括：頻率比較和 DDS。為了克服特定頻率比較器的一些缺點校正階段已 被納入。這一階段也可用于測量提取，以顯示正確的讀數(shù)。 </p><p>　　3.1 電路的操作 </

56、p><p>　　該電路工作在一個新的測量 DDS 的輸出頻率會在一開始以逐次逼近的方法控制 這樣一種方式。最初的 DDS 頻率將有一半為它的最大值。此外，該步驟將頻率 近似等于 DDS 的最大頻率的 1/ 4。根據(jù)比較器輸出的頻率，在每一個近似值中 頻率被分成兩個并且增加或減少到 DDS 的 FSW 中。在步長下降到一時逼近過 程停止。在此之后，向上/向下計數(shù)器替代逼近機制。</p><p>

57、　　在適當?shù)男拚徒獯a后，數(shù)碼的 FSW 被顯示在在一個輸出設(shè)備中，即一臺液晶 顯示器或任何其他合適的方式。或者，也可以進行數(shù)字記錄，也可以由計算機閱 讀。</p><p>　　由于這一初步的方法，我們可以說，被提議的方法是基于被迫產(chǎn)生和未知幾乎相 等的頻率的數(shù)字控制合成器,。 </p><p><b>　　3.2 頻率比較 </b></p><p

58、>　　頻率比較似乎是在設(shè)計中最關(guān)鍵的階段。該實現(xiàn)是基于一種改進的相位/頻率比 較器，由飛利浦在 74HC4046 PLL 設(shè)備中生產(chǎn)。它主要包括兩個二進制計數(shù)器， 共計兩個和一個 RS 觸發(fā)器。</p><p>　　頻率比較器的功能是基于頻率較低，即較大的時期的原則，包括（擁抱）至少有 一個或多個頻率較高（小周期）完整周期。這意味著，兩個或兩個以上的較高頻 率上升邊緣的波形在較低頻率周期內(nèi)。鑒于上述情況，電

59、路操作如下：當?shù)谝粋€ 計數(shù)器（＃1）在一個時期內(nèi)遇到 DDS 的兩個未知頻率的上升邊緣，它設(shè)置 RS 觸發(fā)器的輸出。 觸發(fā)器的邏輯“1”在向上/向下計數(shù)器的 U / D 的控制輸出中起 RS 作用，強制 DDS 升高輸出頻率。相反，當?shù)诙€計數(shù)器（＃2）在一個周期內(nèi) 記錄兩個未知的頻率的上升的 DDS 輸出的邊緣，它又恢復(fù)成 RS 觸發(fā)器的輸出 的。這個動作降低了 DDS 的頻率。</p><p>　　乍一看人們

60、可以認為，合成頻率可達到實測（鰭） ，然后計數(shù)器停止運作。不幸 的是并非如此。一個充滿活力的機制代替了。該電路需要一些時間來實現(xiàn)正確的 頻率的關(guān)系。我們將把這個時間稱為“遲滯” 。遲滯取決于最初的 DDS 輸出時 序關(guān)系和未知頻率。最初，在滯后期，有關(guān)更大的頻率的指示是不明確的，即它 可以是錯誤的。當兩個歧義在更高的頻率上升邊緣波形發(fā)生在較低的一個時期。 如果我們考慮到案件的 DDS 的頻率等于未知之一，我們會發(fā)現(xiàn)，比較器的輸出 將切換

61、，說明或者是 DDS 的頻率高于或低于下限未知。這實際上是一個可以接 受的和預(yù)期的條件，因為（在電壓比較器）的平等是不可能存在的跡象。在我們 的例子中，這不是一個問題，因為這個電路是在一個封閉的循環(huán)之中。該循環(huán)將 采取，經(jīng)過一段短暫的時間，遲滯等情況將得到扭轉(zhuǎn)的行動方式。滯后的時間是 可變的。這種情況被控制，也將在后面解釋。雖然模擬執(zhí)行頻率的比較將產(chǎn)生更 加強勁的噪音，我們堅持數(shù)字實現(xiàn)，原因有三：在超大型積體電路或可編程邏輯 器件（PL

62、D）實現(xiàn)容易，沒有模擬組件，頻率范圍寬的操作和更短的需要響應(yīng)時 間。 </p><p>　　3.3 頻率比較器和數(shù)字合成器之間的互動 </p><p>　　在頻率比較器“實現(xiàn)” 的未知頻率逐次逼近之后，合成的頻率較高（低）于未知， 并在控制向上/向下計數(shù)器的輸出端產(chǎn)生計算向下(上)一個邏輯 0（1）的方向。 如前所述，這個計數(shù)器的輸出被認為是從 FSW 到 DDS 的階段。在最初的 DDS

63、 頻率低時，合成頻率將會逐步增加，達到未知之一。這不會通過頻率比較器“實 現(xiàn)”和合成頻率將會在一些時鐘周期繼續(xù)增加，直到比較器檢測出它的兩個輸入 頻率的正確關(guān)系，未知的一方和 DDS 輸出。在相反（降低）的情況下，同樣的 現(xiàn)象也將會被觀察到。這是因為前面提到的滯后作用。</p><p>　　當 DDS 輸出（fDDS）已接近鰭，由于滯后性，沒有特定的頻率合成。相反，它 搖擺于 F1 和 F2 之間，其中 F1 和

64、 F2 是頻率對稱擺動的兩個極端值。 DDS 的 輸出可以被看作是一個三角波形的頻率調(diào)制的載體。三角波形是 FSW 施加到 DDS 的模擬表示法。較低的形跡顯示一個比較典型的頻率輸出。在相同的圖上， 上部的描繪， 以模擬的形式顯示的 FSW 的變化， 這是因為它企圖接近正確的值。 利用輔助硬件電路這個波形已被俘獲：數(shù)字至模擬轉(zhuǎn)換器（DAC）連接到 U / D 轉(zhuǎn)換計數(shù)器（最高位） ，以研究操作的輸出。這款 DAC 不會顯示在電路的框圖

65、中。下跟蹤的 U / D 命令（輸入）到計數(shù)器上，而跟蹤是一個假設(shè)的“調(diào)頻”波形 被不同的規(guī)定。很明顯，使用“假設(shè)”是因為沒有一個可用的波形在電路（除輔助 DAC）中。相反，其相等數(shù)值存在。三角波形的坡度大小對于常數(shù)輸入頻率是 恒定并且取決于 U/ D 轉(zhuǎn)換計數(shù)器（水平軸）時鐘和 DAC（垂直軸）的電壓基準。 這里的坡度為 ± k ? fin。</p><p>　　3.4 原型硬件的描述 </p&

66、gt;<p>　　用于評估的目的， 兩個原型在實驗室已建成。 第一種方法是一個低頻率的工具 （工 作達 15 千赫） 。這次實施的目的是研究該原則的操作方法。接下來，一個更高 的頻率原型制造出來了，在此進行更詳細的描述。為了使原型的數(shù)字部分（頻率 比較，連續(xù)計數(shù)器，校正階段）生效，兩個產(chǎn)自 Altera（EPF8064LC68 - 12） 的 PLD 器件被使用了。 這些設(shè)備和由高通 Q2240I - 3S1 所生產(chǎn) DD

67、S 相互聯(lián)系。 DDS 具有 32 位輸入和一個 12 位輸出的正弦查找表 （LUT）該 12 位輸出的 LUT 。 送入到由模擬設(shè)備 AD9713B 發(fā)出的 D / A 轉(zhuǎn)換器中。其模擬輸出連接到 I / V 放 大器（電流電壓轉(zhuǎn)換器） 。 </p><p>　　由于 DAC 工作，生成的正弦波具有較高的諧波。這些諧波在 DAC 之后將從過 濾器刪除。這次調(diào)整階段一部分實施在 PLD 一部分在微控制器。基于頻率

68、比較 器的上下命令，我們存儲兩個極端值，F(xiàn)SW1 和 FSW2，然后再進入微控制器 Atmel AT89C52） 轉(zhuǎn)換成數(shù)字表示并反饋到 LCD 顯示器。 該微控制器還控制著整 個運作的原型。 儀器的行為和預(yù)期的一樣，和常規(guī)的頻率計數(shù)器工作臺是一樣的。在數(shù)字示波器 的幫助下，測量采用較低速度跟蹤檢查。每個狀態(tài)，波形的高或低，相當于一個 測量所需的時間。</p><p><b>　　4 結(jié)論 </b

69、></p><p>　　在該文件中頻率測量的替代方法已經(jīng)提出。已經(jīng)被指明，在大多數(shù)情況下，對于 相同頻率的解決方案，這種方法比傳統(tǒng)方法更快。另一方面，由于 DDS 的固有 高頻率的特點，該方法的精度非常高。這種可作為振蕩器的合成器，在未知的輸 入頻率范圍被驅(qū)使“振蕩”。與常規(guī)方法的比較已經(jīng)給出，兩個原型已建成并在實 驗室測試。 </p><p>　　這種方法的第二個主要優(yōu)點是，如果重

70、復(fù)頻率測量，工具一直鎖定，頻率測量不 重新從頭開始，而是自動驅(qū)使到更低或更高的值。換句話說，循環(huán)有能力按照輸 入信號頻率的變化而改變。在傳統(tǒng)的計算技術(shù)里，計算過程為每個新的測量而重 復(fù)（重新啟動） 。</p><p>　　另一個重要優(yōu)勢是該系統(tǒng)的抗噪聲能力，由于其閉環(huán)的性質(zhì)。一個詳細的噪音行 為的研究已經(jīng)在本文中指出。 這主要是因為本文的目的是要提出一個頻率測量的 替代原理。此外，該系統(tǒng)的最終輸出采取了一些進一步