高維度FFT加速器設計及硬件實現.pdf

1、大點數FFT變換對處理器的運算能力和訪存帶寬要求非常高，通常是圖像處理、雷達信號處理、衛(wèi)星通信、生物醫(yī)學等高吞吐、高實時性應用的瓶頸。FFT運算的計算復雜度高，數據通信量大，因此研究高速、低資源消耗、且便于硬件現實的FFT加速器實現技術的工作變得極有實際價值。
　　本文為了適應復雜數字信號處理對不同維度、不同點數的FFT計算任務，在研究一維、二維、三維FFT算法的原理和影響FFT硬件加速器性能的各種因素的基礎上，設計了一種變維度F

2、FT硬件加速器。以Xilinx Virtex6FPGA為驗證平臺對本文設計的FFT加速器進行了驗證，結果表明所設計的FFT加速器功能正確且性能達到系統(tǒng)設計要求。
　　本文的主要研究工作如下:
　　1、研究分析了FFT的多種算法原理及多種硬件實現結構，通過比較各個算法對應的運算量及硬件實現的復雜度，選擇了針對不同任務下不同點數、不同維度下適合實現的基-2FFT面劃分并行算法及多路并行處理架構。
　　2、本方案采用體-面-

3、線的數據組織形式，從面和線2個層次展開計算，以面為基本存儲單位，以線為基本計算單位，提高了FFT運算的并行度，減少了處理器間的數據交互。
　　3、通過乒乓預讀取的設計和無沖突的地址調整模塊，提高了整機的運算訪存比。
　　4、本文設計的FFT加速器內含4個并行計算單元，支持IEEE-754標準下的32位單精度浮點數32點到64K點一維FFT運算，32點到256點的二維和三維FFT運算，且具有較強的可擴展性，可根據需要實現m×n