數(shù)字式搶答器課程設(shè)計報告

1、<p>　　設(shè)計題目 數(shù)字式搶答器</p><p><b>　　摘要</b></p><p>　　在許多比賽活動中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺搶答器。通過搶答器的數(shù)顯，燈光和音響等手段指示出第一搶答者。同時還可以設(shè)置定時、記分犯規(guī)及獎懲等多種功能。</p><p>　　本設(shè)計采用手動搶答的方式，有人搶答后，

2、系統(tǒng)自動封鎖其他人的搶答按鈕，使其不能再搶答，從而實現(xiàn)搶答功能。</p><p>　　數(shù)字搶答器由主體電路與擴(kuò)展電路組成。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊的輸入信號在顯示器上輸出；用控制電路和主持人開關(guān)啟動報警電路，以上兩部分組成主體電路。通過定時電路和譯碼電路將秒脈沖產(chǎn)生的信號在顯示器上輸出實現(xiàn)計時功能，構(gòu)成擴(kuò)展電路。經(jīng)過模擬仿真，下載到開發(fā)板等工作后數(shù)字搶答器成型。</p><p&g

3、t;　　關(guān)鍵字:搶答電路 定時電路 報警電路 時序控制</p><p><b>　　目錄</b></p><p>　　摘要 ···················

4、3;····································&#

5、183;·····························2</p><p>　　第1章 概述 ·

6、3;····································&#

7、183;····································

8、······4</p><p>　　第2章 課程設(shè)計任務(wù)及要求 ························&

9、#183;···································4<

10、/p><p>　　2.1 設(shè)計任務(wù) ································

11、····································

12、3;··········4</p><p>　　2.2 設(shè)計要求 ····················

13、83;····································&

14、#183;··················4</p><p>　　第3章 系統(tǒng)設(shè)計 ············&

15、#183;····································

16、;···························5</p><p>　　3.1設(shè)計方案 ···

17、3;····································&#

18、183;··································5</p>

19、<p>　　3.2 系統(tǒng)設(shè)計·································&#

20、183;····································

21、··········5</p><p>　　3.2.1 結(jié)構(gòu)框圖及說明 ····················&

22、#183;····································

23、;5</p><p>　　3.2.2 系統(tǒng)原理圖及工作原理 ·····························

24、···············6</p><p>　　3.3單元電路設(shè)計················&

25、#183;····································

26、;······················7 </p><p>　　第4章 軟件仿真········

27、;····································

28、83;································12</p><p>　　

29、4.1 仿真電路圖 ···································

30、····································

31、3;··12</p><p>　　4.2 仿真過程 ····························

32、3;····································&#

33、183;···········12</p><p>　　4.3 仿真結(jié)果 ···················&#

34、183;····································

35、·····················14</p><p>　　第5章 安裝調(diào)試 ·········

36、3;····································&#

37、183;··························14</p><p>　　5.1 安裝調(diào)試過程 ····

38、····································

39、3;······························14</p><p>　　5.2 故障分析

40、 ····································

41、83;·································15</p><p

42、>　　第6章 心得體會··································&#

43、183;····································

44、······15</p><p>　　附錄 使用元件清單·························

45、····································

46、3;············17</p><p><b>　　第1章 概述</b></p><p>　　隨著社會的不斷發(fā)展，人們的生活水平也在不斷的提高人們不斷要滿足物質(zhì)上的要求，同時對精神上的追求也在不斷的提高，現(xiàn)在的社會是一個娛樂的社會?，F(xiàn)在

47、各電視臺的活動和課外活動都很多。人們在參加活動的時候都對審判有很多的意見，所以為了比賽的準(zhǔn)確和公正，就需要有儀器的輔佐。</p><p>　　智力競賽搶答器就是一種活潑的有趣的供人們娛樂的游戲裝置，通過搶答方式不僅能引起參賽者和觀眾的興趣，而且能夠提高參賽者的敏捷性，同時我們在參與中能夠增加一些生活常識和科學(xué)知識，因此，在許多比賽活動中為了準(zhǔn)確，公正的進(jìn)行每一場比賽，特別設(shè)置了一臺具有顯示第一搶答者并鎖定、犯規(guī)警

48、告等多種功能的搶答器，該設(shè)計針對各種要求設(shè)計出可供八名選手參賽使用的數(shù)字式競賽搶答器，適用于各大中小電視臺，學(xué)校等單位舉行的智力競賽。數(shù)字電路組成的數(shù)字系統(tǒng)工作可靠，精度較高，抗干擾能力很強(qiáng)，所以智力競賽搶答器的設(shè)計就有數(shù)字電路來控制。</p><p>　　第2章 課程設(shè)計任務(wù)及要求</p><p>　　2.1 設(shè)計任務(wù) </p><p>　　設(shè)計一個八位智力競賽

49、搶答器。準(zhǔn)確地理解有關(guān)要求，獨(dú)立完成系統(tǒng)設(shè)計，要求所設(shè)計的電路具有以下功能：</p><p>　?。?）設(shè)計八組參賽的搶答器，每組設(shè)置一個搶答按鈕。（2） 給節(jié)目主持人設(shè)置一個控制開關(guān)S，這個開關(guān)由主持人控制，進(jìn)行清零和搶答使能。（3） 搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應(yīng)的編號，并在LED數(shù)碼管上顯示。</p><p>　?。?） 搶答器具有搶答計時功能，且一次搶答的時

50、間由主持人設(shè)定（如30秒）。</p><p><b>　　2.2 設(shè)計要求</b></p><p>　　1.分析設(shè)計任務(wù)，擬定多種設(shè)計方案，根據(jù)當(dāng)時的制作條件，選定其中的一種方案繪制設(shè)計系統(tǒng)框圖和設(shè)計流程。</p><p>　　2.設(shè)計各部分單元電路圖（或VHDL）描述。計算參數(shù)，選定元器件型號、確定數(shù)量，提出元件清單。</p>

51、<p>　　3.安裝、調(diào)試硬件電路，或制作以FPGA/CPLD為基礎(chǔ)的專用集成電路芯片ASIC。</p><p>　　4.電路測試、分析所要求的各項功能和指標(biāo)，或?qū)HDL描述的電路作功能仿真和時序仿真，對ASIC芯片作脫機(jī)運(yùn)行。</p><p>　　5.運(yùn)行制作的硬件電路，操作各項設(shè)計功能是否正常穩(wěn)定，交驗并演示所設(shè)計制作的電路裝置</p><p>　　

52、6 總結(jié)設(shè)計中各主要環(huán)節(jié)的資料，整理打印出規(guī)范的設(shè)計報告。</p><p>　　第3章 系統(tǒng)設(shè)計</p><p><b>　　3.1設(shè)計方案</b></p><p>　　該電路由搶答模塊，鎖存模塊，定時模塊，報警模塊組成。</p><p>　　搶答模塊：由9個按鈕組成，包括8個選手按鈕和1個主持人按鈕。當(dāng)主持人按鈕為

53、低電平時，進(jìn)行電路清零；為高電平時，選手開始搶答。當(dāng)?shù)谝粋€選手搶到題后，發(fā)光二極管亮，顯示其編號，并且揚(yáng)聲器響。</p><p>　　鎖存模塊：當(dāng)?shù)谝粋€選手搶到題后，若再有選手按按鈕，不再識別其搶答信號。</p><p>　　定時模塊：主持人發(fā)出搶答信號后，電路進(jìn)行自動計時，規(guī)定選手搶答在一定時間內(nèi)完成。</p><p>　　報警模塊：與定時模塊共同作用，如給定時間

54、內(nèi)無人搶答，揚(yáng)聲器響應(yīng)報警，該題作廢，進(jìn)行下一題搶答。</p><p><b>　　3.2 系統(tǒng)設(shè)計 </b></p><p>　　3.2.1 結(jié)構(gòu)框圖及說明 </p><p>　　分析各項設(shè)計要求后，可繪制如下系統(tǒng)原理框圖</p><p><b>　　結(jié)構(gòu)圖說明</b></p>&

55、lt;p>　　第一信號鑒別電路是搶答器的關(guān)鍵電路，其任務(wù)是鑒別并鎖存第一搶答者的信號，這類電路可以選用各種觸發(fā)器、鎖存器構(gòu)成，也可用VHDL語言語言自己編寫。其他模塊的功能如前面所述，這里不再重復(fù)。</p><p>　　3.2.2 系統(tǒng)原理圖及工作原理 </p><p><b>　　工作原理：</b></p><p>　　主持人按鈕（Q

56、0）撥向低電平，U1，U2的清零端CLR為低電平，實現(xiàn)電路清零，當(dāng)主持人按鈕撥向高電平，CLR高電平無效，此刻搶答開始，由于Q1~Q4原始狀態(tài)為高電平，使得四輸入與門輸出為高電平，cp=‘1’，不能觸發(fā)。 當(dāng)?shù)谝粋€人按下?lián)尨鸢粹o，輸入低電平，四輸入與門電平值由‘1’跳變?yōu)椤?’，此刻cp=‘0’，觸發(fā)U1，使得U1輸出端q=‘1’，此后無論其他選手再按按鈕，cp=‘0’不變，實現(xiàn)對其他選手的鎖存功能，U1輸出q也一直保持為1，所以

57、對于U2器件，只有一個脈沖觸發(fā)，其輸出q1~q4僅為s0~s1的第一個狀態(tài)，在經(jīng)U3器件進(jìn)行轉(zhuǎn)換后，由發(fā)光二極管輸出（點亮第一個搶答選手對應(yīng)的發(fā)光二極管）。而答題計時部分，由U2的輸出端alm=‘1’使能U4，進(jìn)行計時，計時輸出由發(fā)光二極管顯示。當(dāng)在規(guī)定的時間沒有答題結(jié)束，則蜂鳴器發(fā)出報警聲。</p><p><b>　　單元電路設(shè)計</b></p><p>　　(1

58、). Catch 元件</p><p>　　器件生成所使用的VHDL語言：</p><p>　　library IEEE;</p><p>　　use IEEE.STD_LOGIC_1164.ALL;</p><p>　　use IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　use IEEE.

59、STD_LOGIC_UNSIGNED.ALL;</p><p>　　entity catch is</p><p>　　Port(cp : in std_logic;</p><p>　　clr : in std_logic;</p><p>　　q :out std_logic);</p><p>　　end cat

60、ch;</p><p>　　architecture Behavioral of catch is</p><p><b>　　begin</b></p><p>　　process(cp,clr)</p><p><b>　　begin</b></p><p>　　if c

61、lr ='0' then</p><p><b>　　q<='0';</b></p><p>　　elsif cp'event and cp='0'then</p><p><b>　　q<='1';</b></p><

62、p><b>　　end if;</b></p><p>　　end process;</p><p>　　end Behavioral;</p><p><b>　　器件描述：</b></p><p>　　clr：clr=‘0’，清零，且q=‘0’；clr=‘1’，無效。</p>

63、<p>　　cp：cp=‘1’，q=‘0’；cp=‘0’，q=‘1’；</p><p>　　(2). Lock 元件</p><p>　　器件生成所使用的VHDL語言：</p><p>　　library IEEE;</p><p>　　use IEEE.STD_LOGIC_1164.ALL;</p><p&g

64、t;　　use IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　use IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　entity lock is</p><p>　　Port(d1 : in std_logic;</p><p>　　d2 : in std_logic;</p&g

65、t;<p>　　d3 : in std_logic;</p><p>　　d4 : in std_logic;</p><p>　　clk : in std_logic;</p><p>　　clr : in std_logic;</p><p>　　q1 : out std_logic;</p><p>

66、;　　q2 : out std_logic;</p><p>　　q3 : out std_logic;</p><p>　　q4 : out std_logic;</p><p>　　q5 : out std_logic;</p><p>　　q6 : out std_logic;</p><p>　　q7 : ou

67、t std_logic;</p><p>　　q8 : out std_logic;</p><p>　　alm : out std_logic);</p><p><b>　　end lock;</b></p><p>　　architecture Behavioral of lock is</p>&l

68、t;p><b>　　begin</b></p><p>　　process(clk)</p><p><b>　　begin</b></p><p>　　if clr='0' then -------低電平有效</p><p><b>　　q1&l

69、t;='0';</b></p><p><b>　　q2<='0';</b></p><p><b>　　q3<='0';</b></p><p><b>　　q4<='0';</b></p>

70、<p><b>　　q5<='0';</b></p><p><b>　　q6<='0';</b></p><p><b>　　q7<='0';</b></p><p><b>　　q8<='0'

71、;;</b></p><p><b>　　alm<='0';</b></p><p>　　elsif clk'event and clk='1' then</p><p><b>　　q1<=d1;</b></p><p><b

72、>　　q2<=d2;</b></p><p><b>　　q3<=d3;</b></p><p><b>　　q4<=d4;</b></p><p><b>　　q5<=d5;</b></p><p><b>　　q6<

73、=d6;</b></p><p><b>　　q7<=d7;</b></p><p><b>　　q8<=d8;</b></p><p><b>　　alm<='1';</b></p><p><b>　　end if;&

74、lt;/b></p><p>　　end process;</p><p>　　end Behavioral; </p><p><b>　　器件描述：</b></p><p>　　clk：當(dāng)clk=‘0’時，q1~q4=‘0’，alm=‘0’；當(dāng)clk=‘1’時， q1<=d1;q2&l

75、t;=d2;q3<=d3;q4<=d4; q5<=d5;q6<=d6;q7<=d7;q8<=d8;alm=‘1’；</p><p>　　d1~d8：d1~d8=s1~s8；</p><p>　　(3). Ch81a 元件</p><p>　　器件生成所使用的VHDL語言：</p><p>　　librar

76、y IEEE;</p><p>　　use IEEE.STD_LOGIC_1164.ALL;</p><p>　　use IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　use IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　entity ch41a is</p><p

77、>　　Port(d1 : in std_logic;</p><p>　　d2 : in std_logic;</p><p>　　d3 : in std_logic;</p><p>　　d4 : in std_logic;</p><p>　　d5 : in std_logic;</p><p>　　d6 :

78、 in std_logic;</p><p>　　d7 : in std_logic;</p><p>　　d8 : in std_logic;</p><p>　　q : out std_logic_vector(3 downto 0));</p><p>　　end ch81a;</p><p>　　archite

79、cture Behavioral of ch81a is</p><p><b>　　begin</b></p><p>　　process(d1,d2,d3,d4,d5,d6,d7,d8)</p><p>　　variable tmp:std_logic_vector(7 downto 0);</p><p><

80、b>　　begin</b></p><p>　　tmp:=d1&d2&d3&d4&d5&d6&d7&d8;</p><p>　　case tmp is</p><p>　　when "0111"=>q<="0001";</p>

81、<p>　　when "1011"=>q<="0010";</p><p>　　when "0011"=>q<="0011";</p><p>　　when "1101"=>q<="0100";</p><

82、p>　　when "0101"=>q<="0101";</p><p>　　when "1001"=>q<="0110";</p><p>　　when "0001"=>q<="0111";</p><p>

83、;　　when "1110"=>q<="1000";</p><p>　　when others=>q<="1111";</p><p><b>　　end case;</b></p><p>　　end process;</p><p>

84、;　　end Behavioral;</p><p><b>　　器件描述：</b></p><p>　　該器件主要實現(xiàn)d1~d8輸入的轉(zhuǎn)換功能，也就是將最原始的搶答輸入進(jìn)行轉(zhuǎn)換，通過該器件，將原始搶答時刻s1~s8狀態(tài)輸出至發(fā)光二極管，也就最終實現(xiàn)誰先搶答，對應(yīng)的發(fā)光二極管點亮。</p><p>　　(4). Count 元件</p&g

85、t;<p>　　器件生成所使用的VHDL語言：</p><p>　　library IEEE;</p><p>　　use IEEE.STD_LOGIC_1164.ALL;</p><p>　　use IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　use IEEE.STD_LOGIC_UNSIGNED.

86、ALL;</p><p>　　entity count is</p><p>　　Port(clk : in std_logic;</p><p>　　en : in std_logic;</p><p>　　h : out std_logic_vector(7 downto 0);</p><p>　　l : out

87、 std_logic_vector(7 downto 0);</p><p>　　sound : out std_logic);</p><p>　　end count;</p><p>　　architecture Behavioral of count is</p><p><b>　　begin</b></p

88、><p>　　process(clk,en)</p><p>　　variable hh,ll:std_logic_vector(7 downto 0);</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then</p>

89、;<p>　　if en='1' then</p><p>　　if ll=0 and hh=0 then</p><p>　　sound<='1';</p><p>　　elsif ll=0 then</p><p>　　ll:="1001";</p>

90、<p><b>　　hh:=hh-1;</b></p><p><b>　　else</b></p><p><b>　　ll:=ll-1;</b></p><p><b>　　end if;</b></p><p><b>　　el

91、se</b></p><p>　　sound<='0';</p><p>　　hh:="1001";</p><p>　　ll:="1001";</p><p><b>　　end if;</b></p><p><b

92、>　　end if;</b></p><p><b>　　h<=hh;</b></p><p><b>　　l<=ll;</b></p><p>　　end process;</p><p>　　end Behavioral;</p><p>&

93、lt;b>　　器件描述：</b></p><p>　　該器件主要是一個計時器件，計時可以由主持人自己設(shè)定， h為高位，l為地位，由alm輸入到使能端使能，開始計時，當(dāng)外部來一個時鐘脈沖，自減一，當(dāng)?shù)褂嫊r結(jié)束時，sound=‘1’，使得報警器響。</p><p>　　第4章 軟件仿真</p><p><b>　　4.1 仿真電路

94、圖</b></p><p><b>　　4.2 仿真過程</b></p><p>　　編譯無誤之后，將以上原理圖生成VHDL語言，繼而生成VHDTEST文件，將激勵信號輸入VHDTEST文件，進(jìn)行仿真。</p><p><b>　　激勵信號：</b></p><p>　　s0 <=

95、 '0';</p><p>　　s1 <= '1';</p><p>　　s2 <= '1';</p><p>　　s3 <= '1';</p><p>　　s4 <= '1';</p><p>　　wait for

96、 5ns;</p><p>　　s0 <= '1';</p><p>　　wait for 2ns;</p><p>　　s1 <= '0';</p><p>　　wait for 2ns;</p><p>　　s2 <= '0';</p>

97、<p>　　wait for 2ns;</p><p>　　s3 <= '0';</p><p>　　wait for 2ns;</p><p>　　s4 <= '0';</p><p>　　wait for 5ns;</p><p>　　s0 <= 

98、9;0';</p><p>　　s1 <= '1';</p><p>　　s2 <= '1';</p><p>　　s3 <= '1';</p><p>　　s4 <= '1';</p><p>　　wait for 5ns

99、;</p><p>　　s0 <= '1';</p><p>　　wait for 2ns;</p><p>　　s2 <= '0';</p><p>　　wait for 2ns;</p><p>　　s1 <= '0';</p><

100、;p>　　wait for 2ns;</p><p>　　s3 <= '0';</p><p>　　wait for 2ns;</p><p>　　s4 <= '0';</p><p>　　wait for 5ns;</p><p>　　s0 <= '0&

101、#39;;</p><p>　　s1 <= '1';</p><p>　　s2 <= '1';</p><p>　　s3 <= '1';</p><p>　　s4 <= '1';</p><p>　　wait for 5ns;<

102、;/p><p>　　s0 <= '1';</p><p>　　wait for 2ns;</p><p>　　s3 <= '0';</p><p>　　wait for 2ns;</p><p>　　s1 <= '0';</p><p&g

103、t;　　wait for 2ns;</p><p>　　s2 <= '0';</p><p>　　wait for 2ns;</p><p>　　s4 <= '0';</p><p>　　wait for 5ns;</p><p>　　s0 <= '0'

104、;</p><p>　　s1 <= '1';</p><p>　　s2 <= '1';</p><p>　　s3 <= '1';</p><p>　　s4 <= '1';</p><p>　　wait for 5ns;</p&

105、gt;<p>　　s0 <= '1';</p><p>　　wait for 2ns;</p><p>　　s4 <= '0';</p><p>　　wait for 2ns;</p><p>　　s1 <= '0';</p><p>　　

106、wait for 2ns;</p><p>　　s2 <= '0';</p><p>　　wait for 2ns;</p><p>　　s3 <= '0';</p><p>　　wait for 5ns;</p><p><b>　　4.3 仿真結(jié)果</b&

107、gt;</p><p><b>　　仿真波形如下：</b></p><p>　　經(jīng)觀察檢測，仿真結(jié)果符合預(yù)定要求。</p><p><b>　　第5章 安裝調(diào)試</b></p><p>　　5.1 安裝調(diào)試過程</p><p>　　根據(jù)要求，下載原理圖設(shè)計如下</p&g

108、t;<p>　　經(jīng)計算，選用兩個256分頻，一個16分頻，即1M分頻，獲得所需脈沖；將count的sound引腳接蜂鳴器，實現(xiàn)報警；將Ch41a及Count的輸出通過J4B _4S接到8個LED上，其中，前4個用來顯示搶到題的選手序號，后4個用來顯示時間，實現(xiàn)答題倒計時。</p><p><b>　　5.2 故障分析</b></p><p>　　下載過程

109、中有以下問題</p><p>　?。?）原理圖生成VHDL語言時，出現(xiàn)錯誤，經(jīng)檢查，原因主要有：部分輸出管腳為空；端口未定義屬性。</p><p>　?。?）蜂鳴器聲音刺耳</p><p>　　經(jīng)查找資料，這是頻率選擇不合適的問題，</p><p>　　（3）未答題前，指示燈全亮</p><p>　　程序編寫問題，由于

110、疏忽，未輸入信號前，ch41a的q[3..0]引腳輸出，初始狀態(tài)設(shè)為了“1111”，應(yīng)設(shè)為“0000”，這樣，未答題前，前4個LED就全滅了，符合要求。</p><p><b>　　第6章 心得體會</b></p><p>　　這次實驗總共經(jīng)歷了兩周的時間，從功能需求分析到功能時序邏輯分析，從程序的設(shè)計到程序的調(diào)試，從系統(tǒng)的仿真到系統(tǒng)的調(diào)試、下載，最后終于完成了這次

111、具有實際使用價值的實驗。</p><p>　　在設(shè)計中我運(yùn)用自己平時學(xué)到的一些知識，以及自己在課下所查找的進(jìn)行設(shè)計，剛開始遇到很多困難，包括對VHDL語言的不熟悉，后來一起和同學(xué)研究，而一些課程設(shè)計中的故障，也請同學(xué)幫忙參考一下，最終找到了解決問題的答案。我感覺自己在設(shè)計方面提高很大，特別在設(shè)計定時電路時由于它的功能有限，但是電路又感覺太龐大了，我就試著能不能用更簡便的方法去解決這個問題，對電路的原理反復(fù)的研究，

112、最終找到了方法，也進(jìn)一步對電路得到了深刻的認(rèn)識和了解，同時對以前所學(xué)的知識有了更深刻的認(rèn)識，并進(jìn)一步的得到了鞏固和提高，充分的做到了理論聯(lián)系實際，也使我認(rèn)識到理論與實際的差別，通過該課程設(shè)計，不但對搶答器有了較為全面的認(rèn)識，而且相關(guān)的知識也有了足夠的掌握，我感覺最重要的還是設(shè)計思維的形成。更發(fā)現(xiàn)自己在平時學(xué)習(xí)中的缺陷。對以后的學(xué)習(xí)也有很大的幫助。</p><p>　　兩周的課程設(shè)計，我所收獲的不僅是學(xué)習(xí)知識方面，

113、更多的是生活方面。我了解到，在我們生活中，應(yīng)該學(xué)會與別人共同分享，分享知識，分享問題，這樣更有助于我們的交流，有利于我們共同進(jìn)步，有利于我們對學(xué)習(xí)養(yǎng)成良好的興趣。</p><p>　　最后，我要感謝那些帶我們課程設(shè)計的老師們。由于我們之前沒有接觸過VHDL語言，這就給你們帶來了很大的麻煩，感謝你們對我們的耐心，感謝你們對我們的鼓勵，讓我們有信心繼續(xù)下去，成功走到最后。</p><p>&l