eda數(shù)字搶答器課程設(shè)計

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文檔簡介

1、　　數(shù)字電路課程設(shè)計　　設(shè)計任務(wù)　　在許多比賽活動中，為了準確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺搶答器。通過搶答器的數(shù)顯、燈光和音響等手段指示出第一搶答者。同時，還可以設(shè)置定時、記分、犯規(guī)及獎懲記錄等多種功能。

2、　　基本要求：　　設(shè)計制作一個可容納8個組別參賽的搶答器，每組控制一個搶答開關(guān)，分別為S0、S1、S2、S3、S4、S5、S6、S7。　　設(shè)置主持人控制鍵：reset是用于控制整個系統(tǒng)清零的按鈕；restart是開始新一輪搶答；begin是用于發(fā)布搶答開始命令的按鈕。同時設(shè)置搶答定時電路，且計時起點與搶答命令J1同步

3、，計時終點是第一個搶答者的搶答信號到來，超時面無人搶答則題目作廢。　　系統(tǒng)具有第一搶答信號鑒別和鎖在功能。在主持人發(fā)布搶答命令之后，第一搶答者按下?lián)尨鸢粹o后，電路應(yīng)記憶下第一搶答者的組別，并封鎖其他各組的按鈕，即其他任何一組按鍵都不會使電路響應(yīng)。　　系統(tǒng)以三種方式指示第一搶答者：其一是點亮發(fā)光二級管LED，表示各組的發(fā)光二級管分別為L0、L1、L2……L

4、7；其二是LCD顯示TEAM:隊伍編號；其三是在第一搶答者產(chǎn)生時，揚聲器以“嘀—嘟”雙頻音響持續(xù)響1s。　　擴展功能：　　系統(tǒng)具有提前搶答的犯規(guī)記錄功能，即在主持人搶答命令J1有效前按下?lián)尨疰I，這時揚聲器發(fā)出特殊的高頻音響。同時，組別顯示數(shù)碼管和LED指示燈都指示出該犯規(guī)組別。

5、;　　設(shè)計計分電路。計分電路可預(yù)置50分，然后以每次加1分和減1分進行加/減計分。　　限時搶答。設(shè)置從發(fā)布搶答命令開始到最終時間的計時，最終時間過后，如有組別斷續(xù)搶答視為犯規(guī)。　　設(shè)計要求　　分析設(shè)計任務(wù)，擬訂多種設(shè)計方案，根據(jù)當時的制作條件，選定其中的一種方案繪制設(shè)計系統(tǒng)

6、框圖和設(shè)計流程。　　設(shè)計各部分單元電路圖（或VHDL描述）。計算參數(shù)，選定元器件型片ASIC。　　安裝、調(diào)試硬件電路，或制作以FPGA/CPLD為基礎(chǔ)的專用集成電路芯片ASIC。　　電路測試、分析所要求的各項功能和指標，或?qū)HDL描述的電路作功能仿真和時序仿真，對ASIC芯片作脫機運行。

7、　　運行制作的硬件電路，操作各項設(shè)計功能是否正常、穩(wěn)定，交驗并演示所設(shè)計制作的電路裝置。　　總結(jié)設(shè)計中各主要環(huán)節(jié)的資料，整理、打印出規(guī)范的設(shè)計報告。　　三實驗原理框圖　　當主持人設(shè)置答題時間后，啟動開始搶答按鍵時，搶答鑒別模塊進入工作狀態(tài)，選手可以進行搶答

8、，同時搶答定時器開始從10秒遞減；當時間未減少到0秒時，有選手搶答，報警電路發(fā)出警報，則搶答鑒別模塊鎖存該選手的號碼，其他選手搶答無效，同時，譯碼顯示選手編號，定時器不再遞減；當定時器時間減少到0秒時，表示搶答時間到，發(fā)出警報，選手搶答無效。搶答選手的號碼和搶答時間的倒計時分別顯示在LCD顯示屏上。　　四鍵盤按鍵對應(yīng)功能：　　五方案設(shè)計（系統(tǒng)的模塊結(jié)

9、構(gòu)）　　搶答流程　　整個搶答過程分為幾個不同的狀態(tài)，故用狀態(tài)機來實現(xiàn)。　　程序　　library ieee;　　use ieee.std_logic_11

10、64.all;　　entity qiangda is　　port ( reset, en, baojing, clk : in std_logic;　　start1, start2, jishi : out std_logic　　);

11、　　end qiangda;　　architecture ztj of qiangda is　　type states is ( st0, st1, st2 );　　signal st : states;　　be

12、gin　　process( clk, reset, en, baojing )　　begin　　if reset = '1' then st <= st0; jishi <= '0'; start1 <=

13、'0'; start1 <= '0';　　elsif clk'event and clk = '1' then　　case st is　　when st0 => if en = '1' then st <= st1; sta

14、rt1 <= '1'; start2 <= '0'; jishi <= '1'; 　　else st <= st0;　　end if;　　when st1 => if baojing = '

15、;1' then st <= st2; start1 <= '0'; start2 <= '1';　　elsif baojing <= '0' then st <= st1;　　end if;

16、;　　when st2 => st <= st2;　　when others => st <= st0;　　end case;　　end if;　　end process;

17、　　end;　　器件圖：　　波形圖　　搶答控制及鎖存　　VH

18、DL程序：　　library ieee;　　use ieee.std_logic_1164.all;　　entity qa_sc is　　port ( reset, start : in std_logic;

19、　s1, s2, s3, s4, s5, s6, s7, s8 : in std_logic;　　zubie : out std_logic_vector ( 3 downto 0);　　led : out std_logic_vector ( 7 downto 0);　　ring : out std_logic

20、　　);　　end qa_sc;　　architecture bhv of qa_sc is　　signal enabled: std_logic;　　signal sc: std_logic

21、_vector(7 downto 0);　　begin　　process (s1, s2, s3, s4, s5, s6, s7, s8, reset)　　begin　　ring <= &#

22、39;0';　　if (s1 or s2 or s3 or s4 or s5 or s6 or s7 or s8) = '1' and enabled = '1' then　　ring <= '1';　　end if;</b&g

23、t;　　if reset = '1' then　　sc(0) <= '0';　　sc(1) <= '0';　　sc(2) <= '0';　　sc(3

24、) <= '0';　　sc(4) <= '0';　　sc(5) <= '0';　　sc(6) <= '0';　　sc(7) <= '0';

25、　　enabled <= '1';　　elsif start = '1' then　　if enabled = '1' and (s1 = '1' or s2 = '1' or s3 = '1' or s4 = '1'

26、or s5 = '1' or s6 = '1' or s7 = '1' or s8 = '1') then　　sc(0) <= s1;　　sc(1) <= s2;　　sc(2) <= s3;

27、　　sc(3) <= s4;　　sc(4) <= s5;　　sc(5) <= s6;　　sc(6) <= s7;　　sc(7) <= s8;　　enabled <= '0';&l

28、t;/p>　　end if;　　end if;　　end process;　　process (sc)　　begin</p&

29、gt;　　led <= sc;　　case sc is　　when "00000001" => zubie <= "0001";　　when "00000010" => zubie <= "0

30、010";　　when "00000100" => zubie <= "0011";　　when "00001000" => zubie <= "0100";　　when "00010000

31、" => zubie <= "0101";　　when "00100000" => zubie <= "0110";　　when "01000000" => zubie <= "0111";

32、　　when "10000000" => zubie <= "1000";　　when others => zubie <= "0000";　　end case;　　en

33、d process;　　end;　　器件圖：　　波形圖：　　2、10秒計時&l

34、t;b>　　用狀態(tài)機來實現(xiàn)　　VHDL程序：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;<

35、;/p>　　entity jishiqi is　　port ( clk, jishi, reset, stop : in std_logic;　　baojing : out std_logic;　　TM : out std_logic_vector ( 7 downto 0)</

36、p>　　);　　end jishiqi;　　architecture ztj_js of jishiqi is　　type states is ( st0, st1, st2 );　　signal st :

37、 states;　　signal tl, th : std_logic_vector ( 3 downto 0 );　　begin　　process ( clk, jishi, reset, stop )　　begi

38、n　　if reset = '1' then st <= st0; th <= "0001"; tl <= "0000"; baojing <= '0'; --倒計時 10s　　elsif clk'event and clk

39、 = '1' then　　case st is　　when st0 => if jishi = '1' then st <= st1; baojing <= '0';　　else st <= st0;

40、　　end if;　　when st1 => if stop = '1' then st <= st2;　　elsif tl = "0000" then　　if th = "0000" then</p&

41、gt;　　th <= "0000"; tl <= "0000"; baojing <= '1';　　else　　tl <= "1001"; th <= th - 1;

42、　　end if;　　else　　tl <= tl - 1;　　end if;　　when st2 => baojing <

43、;= '0'; st <= st2;　　when others => st <= st0;　　end case;　　end if;　　end process;&l

44、t;/p>　　process ( tl, th )　　begin　　TM <= th & tl;　　end process;　　end;

45、;　　器件圖：　　波形圖　　計分器　　VHDL程序：　　library ieee;</p&g

46、t;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity jifenqi is　　port ( clk, clear : in std_logic;　　ADD

47、, SUB : in std_logic;　　team : in std_logic_vector ( 3 downto 0 );　　F1, F2, F3, F4, F5, F6, F7, F8 : out std_logic_vector ( 7 downto 0 )　　);

48、;　　end jifenqi;　　architecture jfq_ztj of jifenqi is　　type states is ( st0, st1, st2 );　　signal st : states;　　signal

49、 k1, k2, k3, k4, k5, k6, k7, k8 : std_logic_vector ( 7 downto 0 );　　begin　　process ( clk, ADD, SUB, clear, team )　　begin

50、;　　if clear = '1' then　　st <= st0;　　k1 <= "01010000"; --初始賦值50分　　k2 <= "01010000";&

51、lt;p>　　k3 <= "01010000";　　k4 <= "01010000";　　k5 <= "01010000";　　k6 <= "01010000";

52、　　k7 <= "01010000";　　k8 <= "01010000";　　elsif clk'event and clk = '1' then　　case st is　　when st0 =

53、> if ADD = '1' and SUB = '0' then st <= st1;　　elsif ADD = '0' and SUB = '1' then st <= st2;　　else st <= st0;<b

54、>　　end if;　　when st1 => if team = "0001" then　　if k1(3 downto 0) = "1001" then k1(3 downto 0) <= "0000";　　if

55、 k1(7 downto 4) = "1001" then k1(7 downto 4) <= "0000";　　else k1(7 downto 4) <= k1(7 downto 4) + 1;　　end if;　　el

56、se k1(3 downto 0) <= k1(3 downto 0) + 1;　　end if;　　elsif team = "0010" then　　if k2(3 downto 0) = "1001" then k2(3 d

57、ownto 0) <= "0000";　　if k2(7 downto 4) = "1001" then k2(7 downto 4) <= "0000";　　else k2(7 downto 4) <= k2(7 downto 4) + 1;<p

58、>　　end if;　　else k2(3 downto 0) <= k2(3 downto 0) + 1;　　end if;　　elsif team = "0011" then&l

59、t;p>　　if k3(3 downto 0) = "1001" then k3(3 downto 0) <= "0000";　　if k3(7 downto 4) = "1001" then k3(7 downto 4) <= "0000";　　else

60、k3(7 downto 4) <= k3(7 downto 4) + 1;　　end if;　　else k3(3 downto 0) <= k3(3 downto 0) + 1;　　end if;&l

61、t;p>　　elsif team = "0100" then　　if k4(3 downto 0) = "1001" then k4(3 downto 0) <= "0000";　　if k4(7 downto 4) = "1001" then k4(7 down

62、to 4) <= "0000";　　else k4(7 downto 4) <= k4(7 downto 4) + 1;　　end if;　　else k4(3 downto 0) <= k4(3 downto 0) + 1;</p

63、>　　end if;　　elsif team = "0101" then　　if k5(3 downto 0) = "1001" then k5(3 downto 0) <= "0000";<p

64、>　　if k5(7 downto 4) = "1001" then k5(7 downto 4) <= "0000";　　else k5(7 downto 4) <= k5(7 downto 4) + 1;　　end if;<p

65、>　　else k5(3 downto 0) <= k5(3 downto 0) + 1;　　end if;　　elsif team = "0110" then　　if k6(3 downto 0) = "1001" the

66、n k6(3 downto 0) <= "0000";　　if k6(7 downto 4) = "1001" then k6(7 downto 4) <= "0000";　　else k6(7 downto 4) <= k6(7 downto 4) + 1;

67、;　　end if;　　else k6(3 downto 0) <= k6(3 downto 0) + 1;　　end if;　　elsif team = "0111" then</p

68、>　　if k7(3 downto 0) = "1001" then k7(3 downto 0) <= "0000";　　if k7(7 downto 4) = "1001" then k7(7 downto 4) <= "0000";

69、;　　else k7(7 downto 4) <= k7(7 downto 4) + 1;　　end if;　　else k7(3 downto 0) <= k7(3 downto 0) + 1;　　end if;</p

70、>　　elsif team = "1000" then　　if k8(3 downto 0) = "1001" then k8(3 downto 0) <= "0000";　　if k8(7 downto 4) = "1001" then k

71、8(7 downto 4) <= "0000";　　else k8(7 downto 4) <= k8(7 downto 4) + 1;　　end if;　　else k8(3 downto 0) <= k8(3 downto 0) +

72、1;　　end if;　　end if;　　--　　-- if SUB = '1' then st

73、<= st2;　　-- else st <= st1;　　-- end if;　　st <= st0;　　when st2 => if team = "0

74、001" then　　if k1(3 downto 0) = "0000" then k1(3 downto 0) <= "1001";　　if k1(7 downto 4) = "0000" then k1(7 downto 4) <= "1001";

75、　　else k1(7 downto 4) <= k1(7 downto 4) - 1;　　end if;　　else k1(3 downto 0) <= k1(3 downto 0) - 1;　　end

76、 if;　　elsif team = "0010" then　　if k2(3 downto 0) = "0000" then k2(3 downto 0) <= "1001";　　if k2(7 downto 4) = &qu

77、ot;0000" then k2(7 downto 4) <= "1001";　　else k2(7 downto 4) <= k2(7 downto 4) - 1;　　end if;　　else k2(3 downto 0) <

78、;= k2(3 downto 0) - 1;　　end if;　　elsif team = "0011" then　　if k3(3 downto 0) = "0000" then k3(3 downto 0) <= "

79、1001";　　if k3(7 downto 4) = "0000" then k3(7 downto 4) <= "1001";　　else k3(7 downto 4) <= k3(7 downto 4) - 1;　　end if

80、;　　else k3(3 downto 0) <= k3(3 downto 0) - 1;　　end if;　　elsif team = "0100" then　　if k4(3 down

81、to 0) = "0000" then k4(3 downto 0) <= "1001";　　if k4(7 downto 4) = "0000" then k4(7 downto 4) <= "1001";　　else k4(7 downto 4) <=

82、k4(7 downto 4) - 1;　　end if;　　else k4(3 downto 0) <= k4(3 downto 0) - 1;　　end if;　　elsif team =

83、 "0101" then　　if k5(3 downto 0) = "0000" then k5(3 downto 0) <= "1001";　　if k5(7 downto 4) = "0000" then k5(7 downto 4) <= "100

84、1";　　else k5(7 downto 4) <= k5(7 downto 4) - 1;　　end if;　　else k5(3 downto 0) <= k5(3 downto 0) - 1;<b&

85、gt;　　end if;　　elsif team = "0110" then　　if k6(3 downto 0) = "0000" then k6(3 downto 0) <= "1001";　　if k6(7 downto

86、4) = "0000" then k6(7 downto 4) <= "1001";　　else k6(7 downto 4) <= k6(7 downto 4) - 1;　　end if;　　else k6(3 downt

87、o 0) <= k6(3 downto 0) - 1;　　end if;　　elsif team = "0111" then　　if k7(3 downto 0) = "0000" then k7(3 downto 0) <

88、= "1001";　　if k7(7 downto 4) = "0000" then k7(7 downto 4) <= "1001";　　else k7(7 downto 4) <= k7(7 downto 4) - 1;

89、　　end if;　　else k7(3 downto 0) <= k7(3 downto 0) - 1;　　end if;　　elsif team = "1000" then　　if k

90、8(3 downto 0) = "0000" then k8(3 downto 0) <= "1001";　　if k8(7 downto 4) = "0000" then k8(7 downto 4) <= "1001";　　else k8(7 downto 4

91、) <= k8(7 downto 4) - 1;　　end if;　　else k8(3 downto 0) <= k8(3 downto 0) - 1;　　end if;<b&

92、gt;　　end if;　　st <= st0;　　--if ADD = '1' then st <= st1;　　else st <= st2;　　end if;</p&g

93、t;　　when others => st <= st0;　　end case;　　end if;　　end process;　　process ( k1, k2

94、, k3, k4, k5, k6, k7, k8 )　　begin　　F1 <= k1;　　F2 <= k2;　　F3 <

95、= k3;　　F4 <= k4;　　F5 <= k5;　　F6 <= k6;　　F7 <= k7

96、;　　F8 <= k8;　　end process;　　end;　　器件圖：<b&g

97、t;　　波形圖　　4、報警電路　　VHDL程序：　　library ieee;　　use ieee.std_logic_1164.all;<p&g

98、t;　　use ieee.std_logic_unsigned.all;　　entity shengyin is　　port ( ring, sy : in std_logic;　　fengmingqi : out std_logic　　);</b

99、>　　end shengyin;　　architecture bhv of shengyin is　　begin　　process ( ring, sy )　　begi

100、n　　if ring = '1' then　　fengmingqi <= sy;　　else　　fengmingqi <= '0';<p&g

101、t;　　end if;　　end process;　　end;　　器件圖：　　波形圖<p&

102、gt;　　5、鍵盤掃描　　VHDL程序　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;

103、　　entity PADTOKEY is　　port (CPIN,R :IN STD_LOGIC;　　Y: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);　　ICOL : IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p&

104、gt;　　OROW : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)　　);　　END ENTITY;　　architecture JGT of PADTOKEY is　　TYPE STATE

105、S IS (S0,S1,S2,S3,S4);　　SIGNAL S: STATES;　　SIGNAL SROW : STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL CPCT : INTEGER RANGE 0 TO 255;　　SIGNAL C

106、TDELAY: INTEGER RANGE 0 TO 511;　　SIGNAL CP:STD_LOGIC;　　BEGIN　　PROCESS(CPIN)　　BEGIN<

107、p>　　IF CPIN='1' AND CPIN 'EVENT THEN　　IF CPCT=255 THEN　　CPCT<=0;CP<= NOT CP;　　ELSE　　CPCT<=CPC

108、T+1;　　END IF;　　END IF;　　END PROCESS;　　PROCESS(CP,R)　　VARIABLE N:INTEGER RANGE

109、 0 TO 12;　　BEGIN　　IF R='1' THEN　　S<=S0;Y<="0000000000000000";SROW<="1110";N:=0;

110、　ELSIF CP='1' AND CP'EVENT THEN　　CASE S IS　　WHEN S0=>S<=S1;　　WHEN S1=>OROW<=SROW;S<=S2;　　W

111、HEN S2=>S<=S3;　　CASE N IS　　WHEN 0 =>Y(3 DOWNTO 0)<=NOT ICOL;　　WHEN 4 =>Y(7 DOWNTO 4)<=NOT ICOL;　　WH

112、EN 8 =>Y(11 DOWNTO 8)<=NOT ICOL;　　WHEN 12 =>Y(15 DOWNTO 12)<=NOT ICOL;　　WHEN OTHERS=>NULL;　　END CASE;

113、　WHEN S3=>IF N=12 THEN　　N:=0;S<=S4;CTDELAY<=0;SROW<="1110";　　ELSE　　N:=N+4;S<=S1;SROW<=SROW(2 DOWNTO 0)&SRO

114、W(3);　　END IF;　　WHEN S4=>IF CTDELAY=511 THEN　　S<=S1;CTDELAY<=0;　　ELSE

115、;　　CTDELAY<=CTDELAY+1;　　END IF;　　END CASE;　　END IF;　　END PROCESS;

116、　　END JGT;　　器件圖　　6、LCD顯示　　VHDL程序　　LIBRARY IEEE;<

117、;/p>　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　entity QDQLCD is　　port (　　CPIN,CL

118、EAR,BUSY :IN STD_LOGIC;　　F0,F1,F2,F3,F4,F5,F6,F7:IN STD_LOGIC_VECTOR(7 DOWNTO 0); --得分　　TM : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --時間輸出　　ZB : IN STD_LOGIC_

119、VECTOR(3 DOWNTO 0); --組別　　CLK,RST,STROBE,OUTLINE : OUT STD_LOGIC;　　DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);　　ADDR : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)</p

120、>　　);　　end entity ;　　architecture art of QDQLCD is　　TYPE STATES IS (S0,S1,S2,S3,S4);　　SIGNAL S: STATES;

121、　　SIGNAL LCDPT : INTEGER RANGE 0 TO 25;　　SIGNAL CPCT : INTEGER RANGE 0 TO 65535;　　SIGNAL CP: STD_LOGIC;　　--SIGNAL ASCEW,ASCSN : STD_LOGI

122、C_VECTOR(7 DOWNTO 0);　　begin　　PROCESS(CPIN,CLEAR)　　BEGIN　　CLK<=CPIN;　　IF C

123、LEAR='1' THEN　　CPCT<=65535;　　ELSIF CPIN='1' AND CPIN 'EVENT THEN　　IF CPCT=0 THEN　　CPCT<=65535;CP<=NOT CP;&l

124、t;/p>　　ELSE　　CPCT<=CPCT-1;　　END IF;　　END IF;　　END PROCESS; --

125、分頻為500US周期　　--主進程：擬采用500us時鐘，即在500us后完成狀態(tài)轉(zhuǎn)換，修改LCDPT指針　　--S0:初始狀態(tài),在R=1時，處于S0狀態(tài),LCDPT=0　　-- 流程：輸出rst=1, 轉(zhuǎn)S1　　--S1:輸出RST=0;判斷BUSY=0? :Y:

126、LCDPT+1;LCDPT到固定最后？::N: ->S2　　-- ::Y: 轉(zhuǎn)S3　　-- ;N; NULL　　--S2:給出STROBE信號。轉(zhuǎn)S1

127、　　--S1,S2完成初始化固定顯示的功能　　PROCESS(CP,CLEAR)　　BEGIN　　IF CLEAR='1' THEN　　S<=S0;LCDPT<=0;RST<=&#

128、39;1';　　ELSIF CP='1' AND CP 'EVENT THEN　　CASE S IS　　WHEN S0=> S<=S1;LCDPT<=0;RST<='1';<

129、p>　　WHEN S1=> RST<='0';STROBE<='0';　　IF BUSY='0' THEN　　LCDPT<=LCDPT+1;　　IF LCDPT=11 THEN

130、　　S<=S3;　　ELSE　　S<=S2;　　END IF;　　END IF;<

131、/p>　　WHEN S2=> S<=S1;STROBE<='1';　　--S3~S4完成掃描顯示功能　　--S3:BUSY=0? :Y: LCDPT循環(huán)+1 ，轉(zhuǎn)S4　　--S4:給出STROBE信號，轉(zhuǎn)S3

132、　WHEN S3=> STROBE<='0';　　IF BUSY='0' THEN　　IF LCDPT=29 THEN　　LCDPT<=11;　　ELSE<

133、;p>　　LCDPT<=LCDPT+1;　　END IF;　　S<=S4;　　END IF;　　WHEN S4=> STROBE<

134、;='1';S<=S3;　　WHEN OTHERS=> NULL;　　END CASE;　　END IF;　　END PROCESS;<p

135、>　　--選擇輸出進程(LCDPT)　　--LCDPT=0,NULL　　-- =1~10 顯示 Team: Time:　　PROCESS(LCDPT)　　BEGIN　　CASE

136、LCDPT IS　　WHEN 0 => NULL;　　WHEN 1=> DATA<="01010100";ADDR<="0000";OUTLINE<='0'; --T 54H　　WHEN 2=> DATA<

137、="01100101";ADDR<="0001";OUTLINE<='0'; --e 65H　　WHEN 3=> DATA<="01100001";ADDR<="0010";OUTLINE<='0'; --a 61H</p&

138、gt;　　WHEN 4=> DATA<="01101101";ADDR<="0011";OUTLINE<='0'; --m 6DH　　WHEN 5=> DATA<="00111010";ADDR<="0100";OUTLINE&

139、lt;='0'; --: 3AH　　WHEN 6=> DATA<="01010100";ADDR<="0111";OUTLINE<='0'; --T 54H　　WHEN 7=> DATA<="01101001"

140、;;ADDR<="1000";OUTLINE<='0'; --i 69H　　WHEN 8=> DATA<="01101101";ADDR<="1001";OUTLINE<='0'; --m 6DH　　WHEN

141、 9=> DATA<="01100101";ADDR<="1010";OUTLINE<='0'; --e 65H　　WHEN 10=> DATA<="00111010";ADDR<="1011";OUTLINE<='0';

142、 --: 3AH　　--LCDPT=11~26 顯示FS1~FS8　　WHEN 11=>DATA<="0011"&F0(7 DOWNTO 4);ADDR<="0000";OUTLINE<='1';　　WHEN 12=>

143、DATA<="0011"&F0(3 DOWNTO 0);ADDR<="0001";OUTLINE<='1';　　WHEN 13=>DATA<="0011"&F1(7 DOWNTO 4);ADDR<="0010";OUTLINE<='1&

144、#39;;　　WHEN 14=>DATA<="0011"&F1(3 DOWNTO 0);ADDR<="0011";OUTLINE<='1';　　WHEN 15=>DATA<="0011"&F2(7 DOWNTO 4);ADDR&

145、lt;="0100";OUTLINE<='1';　　WHEN 16=>DATA<="0011"&F2(3 DOWNTO 0);ADDR<="0101";OUTLINE<='1';　　WHEN 17=>DATA<=&

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