asic時(shí)序約束、時(shí)序分析

1、ASIC時(shí)序約束、時(shí)序分析2009111322:13A時(shí)序約束的概念和基本策略時(shí)序約束的概念和基本策略時(shí)序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計(jì)達(dá)到時(shí)序要求。例如用OFFSET_IN_BEFE約束可以告訴綜合布線工具輸入信號(hào)在時(shí)鐘之前什么時(shí)候準(zhǔn)備好，綜合布線工具就

2、可以根據(jù)這個(gè)約束調(diào)整與IPAD相連的LogicCircuitry的綜合實(shí)現(xiàn)過程，使結(jié)果滿足FFS的建立時(shí)間要求。附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑附加專門約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組，對(duì)分組附加周期約束，然后對(duì)FPGACPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯的PADTOPAD路徑附加約束。附加專門約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外路徑

3、和多周期路徑，以及其他特殊路徑。B附加約束的基本作用附加約束的基本作用1.提高設(shè)計(jì)的工作頻率對(duì)很多數(shù)字電路設(shè)計(jì)來說，提高工作頻率非常重要，因?yàn)楦吖ぷ黝l率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率。2.獲得正確的時(shí)序分析報(bào)告幾乎所有的FPGA設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用這類工具可以獲得映射或布局布線后的時(shí)序分析報(bào)告，從而對(duì)設(shè)計(jì)的性能做出評(píng)估。靜態(tài)時(shí)序分析工具以約束作為

4、判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具輸出正確的時(shí)序分析報(bào)告。3.指定FPGACPLD引腳位置與電氣標(biāo)準(zhǔn)FPGACPLD的可編程特性使電路板設(shè)計(jì)加工和FPGACPLD設(shè)計(jì)可以同時(shí)進(jìn)行，而不必等FPGACPLD引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時(shí)間。這樣，電路板加工完成后，設(shè)計(jì)者要根據(jù)電路板的走線對(duì)FPGACPLD加上引腳位置約束，使FPGACPLD與電路板正確連接。另外通過約束還可以指定IO引

5、腳所支持的接口標(biāo)準(zhǔn)和其他電氣特性。為了滿足日新月異的通信發(fā)展，Xilinx新型FPGACPLD可以通過IO引腳約束設(shè)置支持諸如AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVDSEXT、LVTTL、PCI、PCIX、SSTL、ULVDS等豐富的IO接口標(biāo)準(zhǔn)。另外通過區(qū)域約束還能在FPGA上規(guī)劃各個(gè)模塊的實(shí)現(xiàn)區(qū)域，通過物理布局布線約束，完成模塊化設(shè)計(jì)等。C周期（周期（P

6、ERIODPERIOD）的含義）的含義周期的含義是時(shí)序中最簡單也是最重要的含義，其它很多時(shí)序概念會(huì)因?yàn)檐浖滩煌杂胁町悾芷诘母拍畲_是最通用的，周期的概念是FPGAASIC時(shí)序定義的基礎(chǔ)概念。后面要講到的其它時(shí)序約束都是建立在周期約束的基礎(chǔ)上的，很多其它時(shí)序公式，可以用周期公式推導(dǎo)。周期約束是一個(gè)基本時(shí)序和綜合約束，它附加在時(shí)鐘網(wǎng)線上，時(shí)序分析工具根據(jù)PERIOD約束檢查時(shí)鐘域內(nèi)所有同步元件的時(shí)序是否滿足要求。PERIOD約束會(huì)自動(dòng)

7、處理寄存器時(shí)鐘端的反相問題，如果相鄰?fù)皆r(shí)鐘相位相反，那么它們之間的延遲將被默認(rèn)限制為PERIOD約束值的一半。如下圖所示，圖1周期的定義時(shí)鐘的最小周期為：TCLK=TCKOTLOGICTTSETUP－TCLK_SKEWTCLK_SKEW=TCD2－TCD1其中TCKO為時(shí)鐘輸出時(shí)間，TLOGIC為同步元件之間的組合邏輯延遲，T為網(wǎng)線延遲，TSETUP為同步元件的建立時(shí)間，TCLK_SKEW為時(shí)鐘信號(hào)TCD2和TCD1延遲的差別。T

8、DELAY為要求的芯片內(nèi)部輸入延遲，其最大值TDELAY_MAX與輸入數(shù)據(jù)到達(dá)時(shí)間TARRIVAL的關(guān)系如上圖所示。也就是說：TDELAY_MAXTARRIVAL=TPERIOD公式4所以：TDELAYTDELAY_MAX=TPERIOD－TARRIVALG要求輸出的穩(wěn)定時(shí)間要求輸出的穩(wěn)定時(shí)間從下一級(jí)輸入端的延遲可以計(jì)算出當(dāng)前設(shè)計(jì)輸出的數(shù)據(jù)必須在何時(shí)穩(wěn)定下來，根據(jù)這個(gè)數(shù)據(jù)對(duì)設(shè)計(jì)輸出端的邏輯布線進(jìn)行約束，以滿足下一級(jí)的建立時(shí)間要求，保證下

9、一級(jí)采樣的數(shù)據(jù)是穩(wěn)定的。計(jì)算要求的輸出穩(wěn)定時(shí)間如下圖所示：圖4要求的輸出穩(wěn)定時(shí)間示意圖公式的推導(dǎo)如下：定義：TSTABLE=TLOGICTINPUTTSETUP從前面帖子介紹的周期（Period）公式，可以得到(其中TCLK_SKEW＝TCLK1－TCLK2)：TCLK＝TCKO＋TOUTPUTTLOGICTINPUTTSETUPTCLK_SKEW將TSTABLE的定義代入到周期公式，可以得到：TCLK=TCKOTOUTPUTTSTAB

10、LETCLK_SKEW所以：TCKOTOUTPUTTSTABLETCLK這個(gè)公式就是TSTABLE必須要滿足的基本時(shí)序關(guān)系，即本級(jí)的輸出應(yīng)該保持怎么樣的穩(wěn)定狀態(tài)，才能保證下級(jí)芯片的采樣穩(wěn)定。有時(shí)我們也稱這個(gè)約束關(guān)系是輸出數(shù)據(jù)的保持時(shí)間的時(shí)序約束關(guān)系。只要滿足上述關(guān)系，當(dāng)前芯片輸出端的數(shù)據(jù)比時(shí)鐘上升沿提早TSTABLE時(shí)間穩(wěn)定下來，下一級(jí)就可以正確地采樣數(shù)據(jù)。其中TOUTPUT為設(shè)計(jì)中連接同步元件輸出端的組合邏輯、網(wǎng)線和PAD的延遲之和，

11、TCKO為同步元件時(shí)鐘輸出時(shí)間。H實(shí)施時(shí)序約束的方法和命令實(shí)施時(shí)序約束的方法和命令實(shí)施上述約束的基本方法是，根據(jù)已知時(shí)序信息，推算需要約束的時(shí)間值，實(shí)施約束。具體地說是這樣的，首先對(duì)于一般設(shè)計(jì)，首先掌握的是TCLK這個(gè)對(duì)于設(shè)計(jì)者來說是個(gè)已知量。前面介紹公式和圖中的TCKO和TSETUP（注：有的工具軟件對(duì)TCKO和TSETUP的定義與前面圖形不同，還包含了到達(dá)同步器件的一段logic的時(shí)延）是器件內(nèi)部固有的一個(gè)時(shí)間量，一般我們選取典型值

12、，對(duì)于FPGA，這個(gè)量值比較小，一般不大于1~2ns。比較難以確定的是TINPUT和TOUTPUT兩個(gè)時(shí)間量。約束輸入時(shí)間偏移，需要知道TINPUT，TINPUT為輸入端的組合邏輯、網(wǎng)線和PAD的延遲之和，PAD的延時(shí)也根據(jù)器件型號(hào)也有典型值可選，但是到達(dá)輸入端的組合邏輯電路和網(wǎng)線的延時(shí)就比較難以確定了，只能通過靜態(tài)時(shí)序分析工具分析，或者通過底層布局布線工具量取，有很大的經(jīng)驗(yàn)和試探的成分在里面。約束輸出時(shí)間偏移，需要知道TOUTPUT，

13、TOUTPUT為設(shè)計(jì)中連接同步元件輸出端的組合邏輯、網(wǎng)線和PAD的延遲之和，仍然是到達(dá)輸出端的組合邏輯電路和網(wǎng)線的延時(shí)就比較難以確定，需要通過靜態(tài)時(shí)序分析工具分析，或者通過底層布局布線工具量取，有很大的經(jīng)驗(yàn)和試探的成分在里面。約束的具體命令根據(jù)約束工具不同而異，首先說使用Xilinx器件的情況下，實(shí)施上述約束的命令和方法。Xilinx把上述約束統(tǒng)稱為：OFFSET約束（偏移約束），一共有4個(gè)相關(guān)約束屬性：OFFSET_IN_BEFE、O

14、FFSET_IN_AFTER、OFFSET_OUT_BEFE和OFFSET_OUT_AFTER。其中前兩個(gè)屬性叫做輸入偏移（OFFSET_IN）約束，基本功能相似，僅僅是約束取的參考對(duì)象不同而已。后兩個(gè)屬性叫做輸出偏移（OFFSET_OUT）約束，基本功能相似，也是約束取的參考對(duì)象不同而已。為了便于理解，舉例說明。輸入偏移約束：時(shí)鐘周期為20ns，前級(jí)寄存器的TCKO選擇1ns，前級(jí)輸出邏輯延時(shí)TOUTPUT為3ns，中間邏輯TLOGI