7段數(shù)碼顯示譯碼器設(shè)計(jì)

1、附表1：廣州大學(xué)學(xué)生實(shí)驗(yàn)報(bào)告廣州大學(xué)學(xué)生實(shí)驗(yàn)報(bào)告開(kāi)課學(xué)院及實(shí)驗(yàn)室：物理與電子工程學(xué)院開(kāi)課學(xué)院及實(shí)驗(yàn)室：物理與電子工程學(xué)院電子樓電子樓317317室2016年4月28日學(xué)院物電年級(jí)、專(zhuān)年級(jí)、專(zhuān)業(yè)、班業(yè)、班姓名姓名Jason.P學(xué)號(hào)學(xué)號(hào)實(shí)驗(yàn)課程名稱(chēng)實(shí)驗(yàn)課程名稱(chēng)EDA技術(shù)實(shí)驗(yàn)技術(shù)實(shí)驗(yàn)成績(jī)成績(jī)實(shí)驗(yàn)項(xiàng)目名稱(chēng)實(shí)驗(yàn)項(xiàng)目名稱(chēng)7段數(shù)碼顯示譯碼器設(shè)計(jì)段數(shù)碼顯示譯碼器設(shè)計(jì)指導(dǎo)教師一、一、實(shí)驗(yàn)?zāi)康模簩?shí)驗(yàn)?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；學(xué)習(xí)VerilogHDL

2、的多層次設(shè)計(jì)方法。二、二、實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容：1、實(shí)驗(yàn)原理:7段數(shù)碼是純組合電路，通常的小規(guī)模專(zhuān)用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿(mǎn)足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGACPLD中來(lái)實(shí)現(xiàn)。2、實(shí)驗(yàn)步驟：表417段譯碼器真值表圖41共陰數(shù)碼管及其電路output[3:0]DOUToutputCOUTreg[3:0]

3、Q1regCOUTassignDOUT=Q1always@(posedgeCLKnegedgeRST)CLK上升沿、RST下降沿觸發(fā)beginif(!RST)Q1=0RST為低電平時(shí)，Q1為0elseif(EN)beginEN為高電平時(shí)，執(zhí)行下步if(!LOAD)Q1=DATALOAD為低電平時(shí)Q1=DATAelseif(Q115)Q1=Q11Q115，計(jì)數(shù)加1elseQ1=4b0000endQ1為其他值，計(jì)數(shù)置0endalways@(

4、Q1)if(Q1==4hf)COUT=1b1elseCOUT=1b0Q1為15，COUT=1，否則為0endmodule1616進(jìn)制進(jìn)制7段譯碼器：段譯碼器：moduleDECL7S(ALED7S)input[3:0]Aoutput[6:0]LED7Sreg[6:0]LED7Salways@(A)case(A)4b0000:LED7S=7B01111114b0001:LED7S=7B00001104b0010:LED7S=7B10110