基于fpga的hdlc協(xié)議設(shè)計(jì)

1、摘要 摘要高級(jí)數(shù)據(jù)鏈路控制(HDLC)協(xié)議是數(shù)字通信中的重要協(xié)議之一。Altera公司的可編程門陣列(FPGA)，設(shè)計(jì)了一種基于并行機(jī)制的高級(jí)數(shù)據(jù)鏈路控制(HDLC)協(xié)議控制系統(tǒng)。該系統(tǒng)采用模塊組合的設(shè)計(jì)方法，使系統(tǒng)的復(fù)雜功能由各個(gè)模塊組合實(shí)現(xiàn)，這種分塊處理使得設(shè)計(jì)層次清晰且易于修改。該系統(tǒng)有效利用FPGA的內(nèi)部硬件資源，實(shí)現(xiàn)了并行的多通道的HDLC協(xié)議報(bào)文的生成和解析。通過(guò)分析當(dāng)前實(shí)現(xiàn)HDLC協(xié)議的一般方法，指出其存在的一些弊端，提出

2、了一種利用FPGA編程實(shí)現(xiàn)HDLC協(xié)議的硬件處理方法，并對(duì)FPGA如何實(shí)現(xiàn)HDLC協(xié)議的幀序列校驗(yàn)——循環(huán)冗余校驗(yàn)(CRC)進(jìn)行了闡述。模塊下載到硬件中測(cè)試通過(guò)，證實(shí)了FPGA實(shí)現(xiàn)HDLC協(xié)議的可行性，模塊編程簡(jiǎn)單且易于修改使其在應(yīng)用中具有很大的優(yōu)越性。基于在數(shù)據(jù)通信中為了降低通信線路傳輸?shù)恼`碼率，需要采用高效能的差錯(cuò)控制方法。循環(huán)冗余校驗(yàn)ＣＲＣ由于編碼簡(jiǎn)單且有效，是一種最常用的信道編碼方?！娟P(guān)鍵詞】 【關(guān)鍵詞】：HDLC HDLC協(xié)議

3、 協(xié)議 FPGA FPGA CRC CRC校驗(yàn) 校驗(yàn)?zāi)夸?目錄前言………………………………………………………………………………………………5第一章 ＨＤＬＣ協(xié)議概述………………………………………6第一節(jié) ＨＤＬＣ協(xié)議簡(jiǎn)介………………………………………………...6第二節(jié) HDLC協(xié)議分析…………………………………………………………………………………6第二章 基于 FPCA 的 HDLC 協(xié)議器設(shè)計(jì)……………………...9第一

4、節(jié) FIFO 緩存區(qū)及端口控制……………………………………………………………..9第二節(jié) HDLC 協(xié)議器………………………………………………………………………………….10第三章 綜合和驗(yàn)證及結(jié)果……………………………………………………..13第一節(jié)仿真及驗(yàn)證…………………………………………………………………………………..13第二節(jié)系統(tǒng)模塊圖…………………………………………………………………………………..14第三節(jié)現(xiàn)象及討論……