基于FPGA技術(shù)的HDLC幀收發(fā)器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、HDLC是一種面向比特的鏈路控制規(guī)程,廣泛用作數(shù)據(jù)鏈路層的控制協(xié)議。論文以“廣州地鐵一號(hào)線國(guó)產(chǎn)化改造”為背景,本設(shè)計(jì)在深入分析和研究HDLC協(xié)議和幀結(jié)構(gòu)的基礎(chǔ)上,進(jìn)行了一種基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)為平臺(tái)的HDLC協(xié)議幀收發(fā)器的設(shè)計(jì)。實(shí)現(xiàn)其原通信系統(tǒng)數(shù)據(jù)鏈路層的軟硬件功能,并針對(duì)原通信系統(tǒng)的幀數(shù)據(jù)流時(shí)鐘收發(fā)頻率的性能進(jìn)行了優(yōu)化。
　　 為了實(shí)現(xiàn)串行HDLC幀的數(shù)據(jù)鏈路層傳輸功能,討論采用分功能模塊設(shè)計(jì)與實(shí)現(xiàn)的方法進(jìn)行HDL

2、C幀收發(fā)器功能劃分,分別設(shè)計(jì)與實(shí)現(xiàn)了標(biāo)志位生成與檢測(cè)、插零與刪零、FCS余項(xiàng)生成與校驗(yàn)等幀控制功能模塊,并在FPGA內(nèi)部實(shí)現(xiàn)各模塊功能。通過(guò)添加寄存器的配置與軟硬件強(qiáng)迫回零的狀態(tài)機(jī)跳轉(zhuǎn)相結(jié)合的默認(rèn)模式,實(shí)現(xiàn)收發(fā)器各功能模塊的連接與控制。
　　 采用VHDL硬件描述語(yǔ)言和Verilog HDL硬件描述語(yǔ)言在FPGA內(nèi)部聯(lián)合實(shí)現(xiàn)HDLC幀收發(fā)器的各功能模塊和整體模塊。本設(shè)計(jì)由QuartusⅡ8.0實(shí)現(xiàn)綜合、編譯以及布局布線和硬件下載

3、,最后由Modelsim6.1+Altera平臺(tái)完成功能后仿真。仿真正確后通過(guò)JTAG方式下載到開(kāi)發(fā)板Cyclone中,通過(guò)示波器導(dǎo)出波形,確認(rèn)本設(shè)計(jì)的正確實(shí)驗(yàn),并對(duì):HDLC鏈路控制規(guī)程功能、幀結(jié)構(gòu)和FCS校驗(yàn)功能進(jìn)行了后仿真實(shí)現(xiàn)。
　　 在設(shè)計(jì)完成HDLC協(xié)議幀收發(fā)器的基礎(chǔ)上,為了保證其可靠性與通信的高效性。針對(duì)其數(shù)據(jù)流時(shí)鐘頻率的特點(diǎn),基于狀態(tài)機(jī)跳轉(zhuǎn)方式,進(jìn)行了實(shí)驗(yàn)對(duì)比研究與分析,最終得出了數(shù)據(jù)流時(shí)鐘頻率的通訊邊界條件,在保