基于FPGA的協(xié)議分析儀.pdf

1、本課題主要設(shè)計(jì)一種低成本，高性能的基于 FPGA的虛擬協(xié)議分析儀。協(xié)議分析儀在邏輯分析儀的基礎(chǔ)上增加了協(xié)議分析的能力。該系統(tǒng)實(shí)現(xiàn)了從數(shù)字信號(hào)采集、傳輸?shù)絽f(xié)議分析等一系列功能的系統(tǒng)化、自動(dòng)化、智能化。虛擬協(xié)議分析儀充分地利用了計(jì)算機(jī)的軟、硬件資源，計(jì)算機(jī)軟件的使用使儀器的通用性和擴(kuò)展能力大大增強(qiáng)。而且計(jì)算機(jī)CPU強(qiáng)大的計(jì)算能力消除了由計(jì)算瓶頸帶來(lái)的限制，虛擬協(xié)議分析儀的性能可以大大提高。系統(tǒng)將大量工作轉(zhuǎn)移到PC上位機(jī)軟件來(lái)實(shí)現(xiàn)，大大簡(jiǎn)化硬

2、件設(shè)計(jì)，同時(shí)使得硬件成本大大降低。
　　協(xié)議分析儀的結(jié)構(gòu)按照功能劃分可以分為信號(hào)采集、數(shù)據(jù)存儲(chǔ)、條件觸發(fā)、結(jié)果顯示，協(xié)議分析儀處理的都是數(shù)字信號(hào)，采用大容量存儲(chǔ)器存儲(chǔ)數(shù)據(jù)，數(shù)據(jù)可以在采集結(jié)束后顯示，也可以在采集過(guò)程中顯示。根據(jù)設(shè)計(jì)需要，本次設(shè)計(jì)的虛擬協(xié)議分析儀系統(tǒng)可以分為三個(gè)部分：上位機(jī)系統(tǒng)（PC端）、FPGA系統(tǒng)（用戶(hù)端）、USB通信模塊。
　　上位機(jī)系統(tǒng)是集成了設(shè)備管理、數(shù)據(jù)管理、協(xié)議分析等一系列功能。設(shè)備管理主要是對(duì)連

3、接的設(shè)備進(jìn)行管理、參數(shù)的設(shè)定以及與下位機(jī)的數(shù)據(jù)交換。數(shù)據(jù)管理理主要是接收到的數(shù)據(jù)的存儲(chǔ)、歷史數(shù)據(jù)加載、波形顯示。協(xié)議分析主要是自動(dòng)進(jìn)行常用通信協(xié)議如UART，SPI等的分析。本次設(shè)計(jì)的上位機(jī)采用面向?qū)ο蟮木幊陶Z(yǔ)言C++編寫(xiě)，采用C++ Builder軟件作為開(kāi)發(fā)環(huán)境完成上位機(jī)軟件的編寫(xiě)。
　　FPGA系統(tǒng)在接到上位機(jī)“采集數(shù)據(jù)”的命令后采集數(shù)字信號(hào)并存儲(chǔ)在外部RAM中。經(jīng)一定處理后由 USB通信模塊傳送給上位機(jī)。同時(shí)，下位機(jī)還接收