100進制同步計數(shù)器設(shè)計

1、課程名稱 課程名稱:可編程邏輯器件應用 可編程邏輯器件應用實驗名稱： 實驗名稱：100進制同步計數(shù)器設(shè)計 進制同步計數(shù)器設(shè)計專業(yè)班級：姓名： 專業(yè)班級：姓名：—學號： 學號：_實驗日期： 實驗日期：一、實驗目的： 實驗目的：1、 掌握計數(shù)器的原理及設(shè)計方法；2、 設(shè)計一個0~100的計數(shù)器；3、 利用實驗二的七段數(shù)碼管電路進行顯示；二、實驗要求： 實驗要求：1、 用VHDL語言進行描寫；2、 有計數(shù)顯示輸出；3、 有清零端和計數(shù)使能端；

2、三、實驗結(jié)果： 實驗結(jié)果：1. VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;PACKAGE my_pkg ISComponent nd2 --或門PORT (a,b: IN STD_LOGIC;c: OUT STD_LOGIC);END Component;Component led_decoderPORT (din:in std_logic_vector(3 downto 0 );--

3、四位二進制碼輸入 seg:out std_logic_vector(6 downto 0));--輸出 LED 七段碼END Component;R1,G1,R2,G2,R3,G3,R4,G4:OUT STD_LOGIC; --紅綠燈信號輸出GAO,DI:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)--倒計時輸出);END Component;END my_pkg;LIBRARY IEEE;USE IEEE.S

4、TD_LOGIC_1164.ALL;USE work.my_pkg.ALL;--打開程序包ENTITY Demo3 ISPORT (CRl:IN STD_LOGIC;ENl:IN STD_LOGIC;CLKIN: IN STD_LOGIC;LEDLOW,LEDHIGH: OUT STD_LOGIC_VECTOR(6 downto 0));END Demo3;ARCHITECTURE behv OF Demo3 ISSIGNAL CLKT

5、EMP: STD_LOGIC; --定義中轉(zhuǎn)信號SIGNAL LEDLOWTEMP,LEDHIGHTEMP:STD_LOGIC_VECTOR(3 downto 0);BEGINu1:freq_div PORT MAP(CLKIN,CLKTEMP); --位置關(guān)聯(lián)方式u2:CNT60 PORTMAP(CR=>CRl,EN=>ENl,CLK=>CLKTEMP,OUTLOW=>LEDLOWTEMP,OUTHIGH=&g