數(shù)字IP評測芯片的研究與設計.pdf

1、基于IP的集成電路設計已經(jīng)成為主流，在IP交付時，不僅需要確保IP的功能滿足要求，IP接口的時序參數(shù)也要保證。硬核IP需要在芯片上進行功能驗證和端口時序參數(shù)測量，要求在片上設計專門的電路進行測量。隨著數(shù)字集成電路尺寸的不斷縮小和工作頻率的不斷提高，數(shù)字IP端口的時序參數(shù)越來越小，要對這些參數(shù)進行精確地測量，難度也越來越大。
　　本文以SRAM為待測IP，對其進行了功能測試和時序參數(shù)測量。對于功能測試，采用了當前流行的基于March

2、 C+算法的存儲器內(nèi)建自測試。對于時序參數(shù)測量，本文設計了專門的片上時序參數(shù)測量結構，核心部分由兩級調(diào)節(jié)數(shù)字時間轉換器構成，實現(xiàn)了較大測量范圍和較高測量分辨率，并改進其測量模式，有效地縮短了測量時間，保證了測量結果的可靠性；通過設計不同的測量方案，實現(xiàn)用同一種數(shù)字時間轉換器測量IP的輸入端口和輸出端口，大大減小了設計復雜度；針對 SRAM每個端口設計不同的測試向量，實現(xiàn)對 SRAM每個輸入端口的建立時間和保持時間測量，對輸出端口的數(shù)據(jù)讀