數(shù)字音頻無(wú)線傳輸平臺(tái)FEC電路設(shè)計(jì)與實(shí)現(xiàn).pdf

1、研究了一種前向糾錯(cuò)（FEC）算法及基于FPGA的相應(yīng)電路設(shè)計(jì)，將此電路應(yīng)用于數(shù)字音頻無(wú)線傳輸，搭建了一個(gè)完整的數(shù)字音頻無(wú)線傳輸平臺(tái)，當(dāng)無(wú)線信道誤碼率為3×10-3時(shí)，經(jīng)過(guò)該糾錯(cuò)電路可以降低到1×10-7以下。選用硬件描述語(yǔ)言VerilogHDL進(jìn)行電路設(shè)計(jì)，在開發(fā)工具QuartusII4.2中完成軟核的綜合、布局布線，在Modelsim中進(jìn)行時(shí)序仿真驗(yàn)證，并下載到Altera公司的Cyclone系列FPGA中進(jìn)行驗(yàn)證測(cè)試。最終把該糾錯(cuò)電

2、路應(yīng)用于數(shù)字音頻無(wú)線傳輸，極大提高了傳輸?shù)目煽啃?。?br>　　文章首先介紹前向糾錯(cuò)系統(tǒng)采用的方案，然后從總體角度介紹了整個(gè)糾錯(cuò)系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分及所采用的設(shè)計(jì)方法和編程風(fēng)格。之后對(duì)各個(gè)模塊的設(shè)計(jì)進(jìn)行了詳細(xì)的描述，并給出了測(cè)試數(shù)據(jù)、實(shí)現(xiàn)結(jié)果及時(shí)序仿真波形圖，并對(duì)設(shè)計(jì)的硬件下載驗(yàn)證進(jìn)行了詳細(xì)描述，并介紹了測(cè)試系統(tǒng)的構(gòu)成和測(cè)試結(jié)果。最后介紹該前向糾錯(cuò)電路在數(shù)字音頻無(wú)線傳輸中的實(shí)際應(yīng)用，這為使用該糾錯(cuò)電路提供了一個(gè)很好的實(shí)例。
　

3、　在系統(tǒng)方案設(shè)計(jì)過(guò)程中，對(duì)模塊如何合理劃分及各個(gè)模塊之間如何協(xié)同工作做了仔細(xì)的推敲，按照自上而下的設(shè)計(jì)方法將各個(gè)模塊逐一細(xì)化，各模塊之間通過(guò)端口信號(hào)進(jìn)行連接，模塊內(nèi)部則由狀態(tài)機(jī)控制時(shí)序。在代碼架構(gòu)時(shí)，盡量貼近硬件的實(shí)現(xiàn)方式，充分考慮FPGA芯片內(nèi)部資源的合理開銷及Verilog語(yǔ)言的可并發(fā)執(zhí)行的設(shè)計(jì)理念，力求做到面積小而速度塊，以滿足產(chǎn)品成本、性能和實(shí)用性的要求。對(duì)于以后的SOC（System On Chip）集成，具有一定的參考價(jià)值。