5V工藝下SCR結(jié)構(gòu)在ESD應(yīng)力下的特性研究及優(yōu)化.pdf

1、隨著集成電路制造工藝的發(fā)展，芯片的尺寸越來(lái)越小，在帶來(lái)芯片速度以及性能方面快速提升的同時(shí)，其更容易被靜電釋放（Electro Static discharge，ESD）脈沖損毀。目前，半導(dǎo)體工業(yè)界大約有高達(dá)30％的芯片失效是由ESD造成，每年由ESD所造成的損失高達(dá)數(shù)十億美元。ESD可能對(duì)芯片造成兩種問(wèn)題，一種是直接損毀導(dǎo)致芯片功能喪失，這種損毀在生產(chǎn)時(shí)能夠被檢測(cè)出來(lái)。二是對(duì)芯片內(nèi)部電路產(chǎn)生非致命性損毀，這種損毀在生產(chǎn)時(shí)無(wú)法檢測(cè)，而隨著

2、用戶使用時(shí)間的增加，芯片性能變得不穩(wěn)定，引起壽命降低，影響公司信譽(yù)。因此，設(shè)計(jì)出合格的ESD保護(hù)結(jié)構(gòu)是提高成品率，樹(shù)立公司信譽(yù)的關(guān)鍵。
　　本文則針對(duì)5 V工藝下的IC進(jìn)行ESD保護(hù)研究，并重點(diǎn)研究SCR（Silicon Controlled Rectifier，可控硅整流器）用于5V IC的ESD保護(hù)時(shí)所存在的問(wèn)題并優(yōu)化SCR結(jié)構(gòu)。本文先簡(jiǎn)單介紹ESD防護(hù)理論與常用的ESD保護(hù)器件，如：二極管，BJT，GGNMOS，SCR。通過(guò)

3、TLP（Transmission Line Pulse，傳輸線脈沖）測(cè)試曲線比較SCR與傳統(tǒng)ESD結(jié)構(gòu)的優(yōu)勢(shì)與劣勢(shì)并建立SCR在被ESD脈沖觸發(fā)到折回（Snapback）時(shí)的物理模型，然后介紹5 V器件的ESD設(shè)計(jì)窗口以及SCR結(jié)構(gòu)直接用于5V芯片所存在的問(wèn)題，如：觸發(fā)電壓過(guò)高，閂鎖效應(yīng)（Latch up），誤觸發(fā)等。并通過(guò)器件仿真獲得I-V特性曲線。在提出多種抗閂鎖SCR的同時(shí)，給出一種新型SCR結(jié)構(gòu)，該結(jié)構(gòu)不但能夠用于泄放I/O口的