高壓集成電路中LDMOS結構在ESD應力下的特性研究.pdf

1、自然界中廣泛存在的靜電放電（ElectroStatic Discharge，ESD）現(xiàn)象是造成芯片失效的一個重要因素。目前集成電路廣泛用于各種生活、生產電器中，因此，每年因靜電放電造成集成電路的損壞而導致的經濟損失非常嚴重。為了降低由此帶來的損失，集成電路的ESD防護能力已是目前芯片設計時必須考慮的問題。近年來隨著功率集成電路技術的蓬勃發(fā)展，功率集成電路的ESD防護能力也隨之越來越得到重視。而以往對芯片ESD問題的研究主要集中于低壓電路

2、和器件，對高壓集成電路的研究目前還很不成熟。LDMOS（Lateral Diffused MOS）器件由于具有易與CMOS工藝相兼容的特點而被廣泛應用于功率集成電路中。研究LDMOS器件所面臨的ESD問題對降低研發(fā)成本、提高功率集成電路可靠性具有重要意義。
　　本文基于0.35μm40V/20V/5VBCD（Bipolar/CMOS/DMOS）工藝，使用TCAD仿真分析、器件的TLP（Transmission Line Pulse

3、）與HBM（Human Body Model）測試、失效分析等相結合的研究方法，對LDMOS在ESD大電流注入下的器件特性進行研究，由此提出了器件在寬度方向上的電流不均勻性模型。在此模型的基礎上，提出了新的器件結構，并進行實驗驗證。主要的創(chuàng)新工作和成果如下：
　　1.基于Kirk效應原理，結合LDMOS體內寄生NPN的電流放大機理，對處于ESD應力下的LDMOS在寬度上的電流不均勻特性進行研究，提出了LDMOS電流不均勻性模型。L

4、DMOS的電流不均勻特性可導致器件只有部分導通，從而限制了器件的抗 ESD能力?；诖四Ｐ?，設計了新型器件結構，通過器件漏端 N+用場氧進行隔離，在不增大器件觸發(fā)電壓的情況下增加了器件的鎮(zhèn)流電阻，抑制了LDMOS寬度方向上的電流不均勻性，使器件的ESD失效電流從1.06A提升至3.53A。
　　2.基于LDMOS在大電流注入下發(fā)生Kirk效應的理論，分析了LDMOS器件維持電壓特性的影響因素，指出了ESD大電流注入條件下Kirk效

5、應將導致LDMOS器件出現(xiàn)維持電壓過低現(xiàn)象。基于此原理，提出并驗證了一種用于提升器件維持電壓的抑制強折回（strong snapback）新結構，并對其ESD特性進行了深入的研究。該結構通過在器件漏端增加一個用于低壓PMOS器件的濃度較高的Nwell，使器件漂移區(qū)漏端部分的摻雜濃度提升，以提高器件發(fā)生Kirk效應的電流密度，從而提升器件維持電壓。新器件使維持電壓由15V提升至29.8V，并且沒有出現(xiàn)嚴重的折回過程。此外，研究了器件溝道長

6、度、寄生 BJT基區(qū)接地電阻、電流放大系數(shù)等參數(shù)對 LDMOS器件維持電壓特性的影響。通過采用電流放大系數(shù)較低的PLDMOS作為ESD保護器件，可得到無折回現(xiàn)象的TLP特性。
　　3.提出了一種新的 NPN-LDMOS結構，并對該器件在 ESD應力下的特性進行了深入的研究與驗證。該結構通過在LDMOS的漏端增加了一個寄生的低壓NPN器件，不僅使LDMOS在ESD應力下的雪崩結由N+/Ndrift轉換為N+/Pwell以提高器件的電

7、離碰撞系數(shù)，也同時增加了器件的均勻導通特性。相比傳統(tǒng)LDMOS，新器件的電流泄放能力由1A提升至3.2A，而其維持電壓僅降低約6V。
　　4.提出了一種用于CMOS芯片I/O引腳的新型SCR結構，并通過實驗研究了器件的ESD特性。該SCR不僅可以通過內嵌的MOS器件雪崩擊穿觸發(fā)，還可以通過電源軌之間的寄生電容觸發(fā)，其抗ESD能力遠高于常規(guī)的MOS器件，因此可以用較小的器件寬度實現(xiàn)對I/O引腳的ESD保護。在占用面積相近的情況下，