基于LDPC編譯碼的嵌入式數(shù)字水印系統(tǒng)設(shè)計(jì).pdf

1、數(shù)字水印技術(shù)是將重要的信息(即數(shù)字水印)嵌入到數(shù)字載體當(dāng)中,同時(shí)不影響載體的使用價(jià)值也不容易被人的感知系統(tǒng)察覺到的技術(shù)。設(shè)計(jì)的基本思路是對(duì)比較重要的信息進(jìn)行置亂、編碼后,嵌入到宿主媒體的頻域(DCT變換或小波變換)中,從而達(dá)到隱藏信息而不改變宿主媒體的視覺效果的目的。設(shè)計(jì)以FPGA為硬件平臺(tái),以DCT變換和LDPC編譯碼為技術(shù)支撐,通過(guò)Nios_II軟核進(jìn)行數(shù)據(jù)流控制,實(shí)現(xiàn)了性能和速度均優(yōu)良的片上水印系統(tǒng)。
　　LDPC(Low

2、Density Parity Check Code)碼是目前最優(yōu)秀的碼字之一,該碼具有很強(qiáng)的抗干擾能力,且隨著碼長(zhǎng)和碼率的增大其性能還有較大的提高,并且其接近香農(nóng)傳輸極限的性能使其成為第四代通信系統(tǒng)(4G)信道編碼的標(biāo)準(zhǔn),鑒于這些優(yōu)點(diǎn),將其引入到數(shù)字水印系統(tǒng)中可大大提高系統(tǒng)的抗干擾能力和傳輸速度。論文通過(guò)FPGA實(shí)現(xiàn)了LDPC編譯碼算法,針對(duì)Verilog語(yǔ)言的特點(diǎn)選用了“π旋轉(zhuǎn)矩陣構(gòu)造法”進(jìn)行編碼,其中的“皇后算法”較好的避免了H矩陣

3、中小環(huán)的出現(xiàn);譯碼采用“UMP BP-Based(最小和或最大積)算法”,引入Q8(定點(diǎn)數(shù))格式表示數(shù)據(jù)類型,從而避免了浮點(diǎn)數(shù)運(yùn)算,較大地提高了算法的執(zhí)行效率。基于 Q格式,論文提出了用硬件描述語(yǔ)言(Verilog)實(shí)現(xiàn)復(fù)雜算法的設(shè)計(jì)理念,同時(shí)也用該語(yǔ)言的狀態(tài)機(jī)設(shè)計(jì)實(shí)現(xiàn)了LDPC編譯碼算法,程序中沒有使用任何公司的IP核,生成的Verilog硬件模塊適用于所有FPGA。
　　論文將LDPC編碼技術(shù)與數(shù)字水印技術(shù)相結(jié)合,利用LDPC

4、碼超強(qiáng)的糾錯(cuò)能力提高數(shù)字水印的魯棒性和隱匿性等。系統(tǒng)以Nios_II為核心,觸摸屏和SD卡等外圍設(shè)備組成,提供嵌入水印和提取水印兩種模式,可對(duì)SD卡中的宿主圖片和水印圖片進(jìn)行多種操作。軟件方面,宿主圖片采用DCT變換進(jìn)行時(shí)頻轉(zhuǎn)換;水印圖片用Amold變換和LDPC編碼進(jìn)行二次處理,進(jìn)一步增強(qiáng)水印的各項(xiàng)性能;宿主和水印圖片基于R系數(shù)進(jìn)行嵌入和盲提取,靈活性較好;利用Verilog語(yǔ)言實(shí)現(xiàn)了LDPC編譯碼硬件模塊,整個(gè)編譯碼算法不涉及小數(shù)運(yùn)