基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器.pdf

1、卷積神經(jīng)網(wǎng)絡(luò)是一種源自人工神經(jīng)網(wǎng)絡(luò)的多層感知器，它對圖像的平移、比例縮放、傾斜等形式的變形具有高度的適應(yīng)性，是提取圖形特征的靈敏傳感器，近年來得到越來越廣泛的應(yīng)用。目前，卷積神經(jīng)網(wǎng)絡(luò)主要基于通用處理器實現(xiàn)，但基于軟件方式無法充分挖掘卷積神經(jīng)網(wǎng)絡(luò)的并行性，在實時性和功耗方面都不能滿足應(yīng)用的需求。由于FPGA計算資源豐富、靈活可配、開發(fā)周期短，越來越多研究者開始采用FPGA開發(fā)基于卷積神經(jīng)網(wǎng)絡(luò)的應(yīng)用。
　　本文根據(jù)卷積神經(jīng)網(wǎng)絡(luò)基本模型

2、，從運算效率與數(shù)據(jù)重用兩個角度分析了卷積運算的并行特征，并研究了激活函數(shù)的實現(xiàn)方式。以此為基礎(chǔ)，設(shè)計了基于FPGA的卷積網(wǎng)絡(luò)加速器。該加速器為主機+FPGA模式，采用流水結(jié)構(gòu)提升運行效率;充分利用多種卷積運算并行性以平衡運算效率和數(shù)據(jù)載入帶寬的需求;通過PWL逼近實現(xiàn)激活函數(shù)，兼顧了靈活性和資源消耗。在手寫數(shù)字識別的實驗中，該加速器每周期最多運行36次乘累加，在75M的頻率下，峰值運算速率可達到0.915 GMAC/s，相比通用CPU可