基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器設(shè)計(jì).pdf

1、隨著計(jì)算機(jī)性能的不斷發(fā)展，以及對機(jī)器學(xué)習(xí)領(lǐng)域的深入研究，卷積神經(jīng)網(wǎng)絡(luò)（convolutional neural network，CNN）成為了近年以來最為熱門的機(jī)器學(xué)習(xí)算法之一。由于其復(fù)雜的網(wǎng)絡(luò)結(jié)構(gòu)和訓(xùn)練方法，卷積神經(jīng)網(wǎng)絡(luò)是極為耗費(fèi)計(jì)算資源的一種算法。傳統(tǒng)的卷積神經(jīng)網(wǎng)絡(luò)是基于通用中央處理器（central processing unit，CPU）執(zhí)行計(jì)算的，這樣的計(jì)算不但緩慢低效，而且難以滿足實(shí)時(shí)性的計(jì)算要求。由于現(xiàn)場可編程門陣列（fi

2、eld-programmable gate array，F(xiàn)PGA）具有高度的并行性以及靈活性，能夠更好的承擔(dān)卷積神經(jīng)網(wǎng)絡(luò)的計(jì)算任務(wù)。本文基于 FPGA硬件提出了對卷積神經(jīng)網(wǎng)絡(luò)計(jì)算的加速方法，使用該方法對ETL9B手寫日本語數(shù)據(jù)庫進(jìn)行了識別驗(yàn)證，獲得了99.7％的識別正確率，同時(shí)減少了約90%的時(shí)間消耗。
　　首先，本文第一章簡單介紹了卷積神經(jīng)網(wǎng)絡(luò)的基本概念以及應(yīng)用背景。闡述了卷積神經(jīng)網(wǎng)絡(luò)算法的發(fā)展?fàn)顩r，尤其是基于硬件的卷積神經(jīng)網(wǎng)絡(luò)

3、的現(xiàn)狀及不足，提出了基于硬件卷積神經(jīng)網(wǎng)絡(luò)加速器設(shè)計(jì)方案。
　　其次，在第二章中本文詳細(xì)介紹了卷積神經(jīng)網(wǎng)絡(luò)的工作原理，包括圖像卷積，池化采樣，激活函數(shù)的計(jì)算以及反向傳播的訓(xùn)練方法，文章還簡要介紹了幾種著名的卷積神經(jīng)網(wǎng)絡(luò)結(jié)構(gòu)。
　　再次，本文第三章詳細(xì)闡述了基于坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算方法（coordinate rotation digital computer，CORDIC）的激活函數(shù)計(jì)算原理，并且對傳統(tǒng)的CORDIC算法進(jìn)行了優(yōu)化。

4、提出了一種基于查找表和貪心策略相結(jié)合的綜合旋轉(zhuǎn)策略（unified rotation strategy，URS），加快了傳統(tǒng)CORDIC算法的迭代收斂過程。
　　第四章，詳細(xì)分析了基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)硬件加速器的設(shè)計(jì)，完成了CORDIC處理器的設(shè)計(jì)，卷積核的設(shè)計(jì)，池化采樣模塊的設(shè)計(jì)，以及控制模塊的設(shè)計(jì)。
　　最后，在第五章中給出了設(shè)計(jì)系統(tǒng)的仿真及測試結(jié)果，并且使用設(shè)計(jì)的系統(tǒng)對ETL9B手寫日本語數(shù)據(jù)庫進(jìn)行了訓(xùn)練，驗(yàn)證了