基于FPGA的脈沖神經(jīng)網(wǎng)絡(luò)加速器的設(shè)計.pdf

1、隨著物聯(lián)網(wǎng)的飛速發(fā)展和電子產(chǎn)品的日益普及，智能硬件對計算能力和信息處理的實時性提出了更高的要求。與計算機相比，生物大腦的工作頻率低、并行度高、容錯能力強，能高效地完成各種實時任務。為了提高智能硬件的計算效率，生物神經(jīng)網(wǎng)絡(luò)的概念廣泛應用于計算機系統(tǒng)的設(shè)計。脈沖神經(jīng)網(wǎng)絡(luò)(Spiking Neuron Network，SNN)是一種基于離散神經(jīng)脈沖原理進行信息處理的人工神經(jīng)網(wǎng)絡(luò)，本文提出了一種基于FPGA的靈活可配神經(jīng)網(wǎng)絡(luò)加速器架構(gòu)，支持神經(jīng)

2、網(wǎng)絡(luò)拓撲結(jié)構(gòu)、連接權(quán)值的靈活配置。
　　本文首先簡單介紹了生物神經(jīng)元的行為，選擇簡單的LIF(Leaky Integrate and Fire，LIF)模型作為神經(jīng)元的基本模型，并在算法層對LIF數(shù)學模型進行公式分解和浮點轉(zhuǎn)定點的優(yōu)化，以適于FPGA的硬件實現(xiàn)。采用事件驅(qū)動作為神經(jīng)元的驅(qū)動方式以提高SNN計算的實時性，減少存儲資源的浪費。
　　其次介紹了SNN加速器的硬件設(shè)計，包括整體硬件架構(gòu)、單個LIF神經(jīng)元的設(shè)計、LIF

3、神經(jīng)元的流水線設(shè)計、SNN分類策略以及片上存儲資源的使用優(yōu)化。制訂了傳輸協(xié)議以保證神經(jīng)網(wǎng)絡(luò)配置數(shù)據(jù)的正常傳輸。利用VSC仿真工具驗證SNN加速器的功能。在實現(xiàn)過程中采用時分復用技術(shù)將硬件中實現(xiàn)的8個物理神經(jīng)元復用為256個邏輯神經(jīng)元。采用三級流水線架構(gòu)計算神經(jīng)元模電壓，以提高神經(jīng)元數(shù)據(jù)處理效率。
　　然后介紹了SNN驗證平臺MINSOC的總體架構(gòu)和工作原理，包括內(nèi)核OR1200、Wishbone總線協(xié)議、SPI自啟動電路和SDRA

4、M控制器的介紹。
　　最后采用手寫數(shù)字識別的應用對實現(xiàn)的SNN加速器的功能和性能進行驗證。構(gòu)建手寫數(shù)字識別網(wǎng)絡(luò)架構(gòu)，采用MNIST數(shù)據(jù)集作為測試樣例，采用XC6SLX45 CSG324 FPGA實現(xiàn)整個神經(jīng)網(wǎng)絡(luò)架構(gòu)，工作頻率可達50MHz，識別準確率高達93％。SNN加速器模擬一個神經(jīng)元行為需要20ns，完成所有神經(jīng)元更新的時間為640ns，處理速度比實際的生物神經(jīng)元處理脈沖刺激約快1600倍。SNN加速器的性能略優(yōu)國外同類型加速