基于FPGA的水站監(jiān)控系統(tǒng)研究.pdf

1、隨著我國工業(yè)化水平的不斷提高，各種污水的任意排放，導(dǎo)致水污染問題越來越嚴(yán)重，因此，我國加強(qiáng)了對水污染的治理和防御，在許多流域增設(shè)了水質(zhì)監(jiān)測站。為了增強(qiáng)水質(zhì)監(jiān)測的實時性和準(zhǔn)確性，現(xiàn)場設(shè)備和監(jiān)測參數(shù)不斷增加，這就對系統(tǒng)的可擴(kuò)展性和通信功能提出了更高的要求，但目前使用的監(jiān)控系統(tǒng)已很難滿足這些要求。隨著 FPGA技術(shù)的不斷發(fā)展，這為改善水站監(jiān)控系統(tǒng)的性能提供了新途徑。
　　本文在分析以往水站監(jiān)控系統(tǒng)的基礎(chǔ)上，提出了一種基于 FPGA的水站

2、監(jiān)控系統(tǒng)方案。對該系統(tǒng)總體結(jié)構(gòu)進(jìn)行了模塊劃分，并對各模塊進(jìn)行了詳細(xì)設(shè)計。利用FPGA特有的硬件結(jié)構(gòu)和豐富的內(nèi)部資源，可以提高系統(tǒng)的可擴(kuò)展性和實時性，縮短了系統(tǒng)的開發(fā)周期。
　　控制器與分析儀表的通信采用Modbus協(xié)議，通過對Modbus協(xié)議進(jìn)行詳細(xì)分析，利用FPGA的模塊化設(shè)計方法對Modbus協(xié)議進(jìn)行了模塊劃分，具體包括波特率發(fā)生器、接收模塊、發(fā)送模塊和CRC校驗?zāi)K，并用Verilog HDL語言完成了各模塊的功能設(shè)計和時序