圖像數(shù)字壓縮網(wǎng)絡相機的設計與實現(xiàn).pdf

1、專業(yè)學位碩士學位論文圖像數(shù)字壓縮網(wǎng)絡相機的設計與實現(xiàn)DesignandImplementationofImageDigitalCompressionNetworkCamera學3120903l大連理工大學DaliaIlUniversityofTechnology大連理工大學專業(yè)學位碩士學位論文摘要目前普遍使用的網(wǎng)絡視頻相機，由于數(shù)據(jù)傳輸能力的限制，很難做到高清級。因此圖像的前端壓縮的需求越來越大，本文根據(jù)課題要求設計了圖像數(shù)字壓縮網(wǎng)絡相

2、機。方案采用了JPEG壓縮標準和UDP通信協(xié)議，主要的硬件模塊由前端圖像采集模塊、圖像模數(shù)轉(zhuǎn)換模塊、圖像壓縮模塊、圖像網(wǎng)絡傳輸模塊和圖像接收顯示模塊組成。其中主控制器本文采用了接口靈活、節(jié)約開發(fā)成本的XC3S50AN這一款FPGA芯片，圖像采集模塊采用了CCD傳感器，將采集的原始圖像數(shù)據(jù)傳輸?shù)綀D像模數(shù)轉(zhuǎn)換模塊SAA7111芯片，實現(xiàn)圖像信號的數(shù)字化，再由圖像壓縮模塊ZR36060完成JPEG壓縮并經(jīng)由FPGA傳輸?shù)綀D像網(wǎng)絡傳輸芯片W53

3、00，上位機模塊則用來接收W5300的數(shù)據(jù)進行解碼、存儲和顯示。系統(tǒng)的軟件部分主要是各模塊驅(qū)動設計、讀寫控制設計和上位機顯示程序。各模塊驅(qū)動和讀寫控制設計是采用VerilogHDL語言編寫的，由FPGA根據(jù)各模塊時序圖進行配置，使下位機各模塊能正常的1作。其中SAA7111模塊是FPGA通過IIC總線對其進行寄存器配置；ZR36060模塊則是設計了一個IP核來加載配置參數(shù)，其同步時鐘信號由SAA7111提供；FPGA作為ZR36060和

4、W5300之間的數(shù)據(jù)緩存；W5300則只需對其接u和網(wǎng)絡參數(shù)進行配置以及收發(fā)TX／RX存儲器大小分配。上位機部分則是采用MFC界面，通過C編程實現(xiàn)圖像的解碼、顯示和保存等功能。實驗結(jié)果顯示，該系統(tǒng)下位機能夠完成對圖像的采集、數(shù)寧化、壓縮和網(wǎng)絡傳輸，上位機能夠清晰的顯示圖像。本文所用傳感器規(guī)格為500582像素，單幀圖像數(shù)據(jù)量582Kbyte，經(jīng)ZR36060壓縮之后圖像大小為29Kbyte，很好的實現(xiàn)了圖像數(shù)據(jù)壓縮，壓縮比為20：1。關(guān)