數(shù)字三維示波器中DDR3存儲(chǔ)模塊的硬件設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著信號(hào)的頻率和復(fù)雜性逐漸增加，更大的存儲(chǔ)深度以及更高的數(shù)據(jù)存取和處理速率是當(dāng)代示波器提高對(duì)異常信號(hào)捕獲能力的重要手段。作為示波器的主要存儲(chǔ)模塊，DDR3 SDRAM設(shè)計(jì)的好壞直接影響到前端的數(shù)據(jù)采集模塊（ADC）和后端的波形處理模塊的工作效率。本課題以數(shù)字三維示波器為硬件設(shè)計(jì)平臺(tái)，通過(guò)DDR3存儲(chǔ)模塊的硬件設(shè)計(jì)，實(shí)現(xiàn)了深存儲(chǔ)下的分段錄制與三維映射功能。
　　本課題采用FPGA+DDR3的經(jīng)典存儲(chǔ)架構(gòu)，利用DDR3的大容量與高存取

2、速率，使得數(shù)字三維示波器在深存儲(chǔ)模式下依然具有高速的數(shù)據(jù)處理與響應(yīng)能力。論文的主要研究?jī)?nèi)容包括DDR3及其外圍電路的設(shè)計(jì)、電源分配網(wǎng)絡(luò)的設(shè)計(jì)、信號(hào)和電源完整性的設(shè)計(jì)、深存儲(chǔ)功能的設(shè)計(jì)與實(shí)現(xiàn)等。
　　在DDR3模塊的硬件設(shè)計(jì)中，通過(guò)MIG核簡(jiǎn)化設(shè)計(jì)流程，采用4:1的數(shù)據(jù)傳輸模式，使得DDR3存儲(chǔ)模塊的讀寫(xiě)速度最高可達(dá)6.4GB/s，提高了數(shù)據(jù)的存取效率。
　　在硬件系統(tǒng)設(shè)計(jì)方面，通過(guò)去耦、隔離、阻抗匹配等各種手段，降低系統(tǒng)噪聲

3、，提高信號(hào)和電源完整性，并達(dá)到了國(guó)家電磁兼容性要求中的電磁輻射標(biāo)準(zhǔn)（GB4824，頻率：30～1000MHz）。
　　在 DDR3的深存儲(chǔ)功能設(shè)計(jì)方面，改進(jìn)了以往單一的錄制和映射模塊，通過(guò)分段錄制和多幅波形集中映射的方式，不僅減小了死區(qū)時(shí)間，還大大提高了數(shù)字三維示波器對(duì)異常信號(hào)的捕獲能力。
　　除此之外，本課題還重點(diǎn)探究了DDR3存儲(chǔ)模塊設(shè)計(jì)中的重難點(diǎn)（高速硬件設(shè)計(jì)、深存儲(chǔ)中的關(guān)鍵技術(shù)等），最終完成了數(shù)字三維示波器中DDR3