基于DDR3的高速互連設(shè)計(jì)分析及實(shí)現(xiàn).pdf

1、對(duì)于一般系統(tǒng)來(lái)說(shuō)，目前已經(jīng)進(jìn)入了高速電路時(shí)代，高速電路的特征是其數(shù)字變頻速率極快，信號(hào)轉(zhuǎn)化時(shí)間極短。目前在一般的高速電路系統(tǒng)中，最大的挑戰(zhàn)是如何保證信號(hào)的完整以及電源的穩(wěn)定。信號(hào)的完整性一般由SI來(lái)代稱，而電源的穩(wěn)定完備則用PI來(lái)簡(jiǎn)稱。目前的學(xué)術(shù)界雖然對(duì)此已經(jīng)開(kāi)展了大量的研究，但成果并不明顯，并沒(méi)有發(fā)現(xiàn)能夠完美解決這兩個(gè)問(wèn)題的辦法。
　　本文將使用業(yè)界常用軟件Cadence進(jìn)行信號(hào)仿真，通過(guò)SI和PI的方法來(lái)整理仿真的原因，分析仿

2、真的過(guò)程，確認(rèn)仿真的結(jié)果，并采用SI和PI的方法來(lái)協(xié)助解決實(shí)際測(cè)試過(guò)程中遇到的問(wèn)題。本文中對(duì)電源噪聲產(chǎn)生的原因，影響的因素都做了理論基礎(chǔ)和設(shè)計(jì)方法的敘述，對(duì)目標(biāo)阻抗的計(jì)算方法也做了整理，同時(shí)針對(duì)SI中的串?dāng)_、反射現(xiàn)象，從產(chǎn)生的原因，影響的范圍，到規(guī)避或者減弱的措施都行進(jìn)了仿真分析。最后以DDR作為范例，對(duì)其地址總線，數(shù)據(jù)總線，時(shí)序計(jì)算都分別進(jìn)了了仿真和分析計(jì)算，同時(shí)將仿真的結(jié)果應(yīng)用于實(shí)際單板的設(shè)計(jì)過(guò)程中，完成單板的布局布線。以DDR3的

3、1.5V電源平面為例，做了PI分析，完成對(duì)DDR小系統(tǒng)的完整設(shè)計(jì)。在文章的最后，列舉了兩個(gè)實(shí)際測(cè)試問(wèn)題通過(guò)信號(hào)完整性分析方法和電源完整性分析方法成功解決問(wèn)題的方法和過(guò)程。
　　本文通過(guò)對(duì)電源噪聲，電容的理論分析得到了減少噪聲的方法；通過(guò)對(duì)串?dāng)_和反射的分析，得到了減少串?dāng)_和減小反射的方法，并通過(guò)DDR前仿真和信號(hào)實(shí)測(cè)問(wèn)題解決，驗(yàn)證了在現(xiàn)在的電路設(shè)計(jì)過(guò)程中，SI和PI已經(jīng)是必不可少的環(huán)節(jié)，它的必要性和重要性不能忽視。前期通過(guò)SI和PI