亂序超標量處理器寄存器重命名機制的設計與優(yōu)化.pdf

1、隨著科學技術的不斷發(fā)展，處理器應用領域越來越廣泛，同時應用對處理器的性能需求也在不斷提高。處理器性能提升的主要方法有：提升處理器主頻和提高指令級并行性，而當下已經不再刻意通過提升主頻來提升處理器性能，提高指令級并行性成為提升處理器性能的主要手段。限制指令并行執(zhí)行的主要原因是指令間存在的相關：包括數(shù)據(jù)相關、控制相關和名相關。寄存器重命名機制可以消除名相關，在保持指令間依賴關系的同時，挖掘指令間潛在的并行性，從而提升處理器的性能。
　

2、　本文在調研寄存器重命名機制相關研究的基礎上，面向項目組在研的一款亂序超標量處理器，設計實現(xiàn)了寄存器重命名機制，并對其進行了優(yōu)化。本文的主要工作如下：
　　1、寄存器重命名機制的設計。依據(jù)處理器微體系結構設計實現(xiàn)了寄存器重命名機制。該機制是一種基于重命名緩沖的方式，擁有獨立的重命名寄存器文件，所有類型的體系結構寄存器共用一個重命名寄存器文件，使用重命名映射表記錄體系結構寄存器到重命名寄存器的映射關系。
　　2、寄存器重命名機

3、制的優(yōu)化。采用基于計數(shù)器的性能分析方法對處理器進行分析，發(fā)現(xiàn)因為重命名寄存器數(shù)目不足導致的指令重命名停頓較多，尤其是CFP2000程序更加嚴重，據(jù)此提出增加重命名寄存器個數(shù)以提升處理器性能，并實現(xiàn)了重命名寄存器個數(shù)可配置的Verilog代碼。增加個數(shù)勢必會導致重命名寄存器文件面積增加，而因為端口數(shù)目很多，寄存器文件的面積原本就很大。為了優(yōu)化面積，提出了一種寄存器文件讀端口共享方案以減少寄存器文件端口數(shù)，在盡可能較小影響性能的同時減少寄存

4、器文件的面積。
　　3、寄存器重命名邏輯的功能驗證。結合多種功能驗證手段，對用Verilog實現(xiàn)的寄存器重命名機制及其優(yōu)化方案進行了功能驗證。根據(jù)實現(xiàn)的寄存器重命名代碼的特點，對不同功能模塊采用不同的驗證手段，以提高驗證效率。
　　4、寄存器重命名機制的評估。分別對用Verilog實現(xiàn)的寄存器重命名機制及其優(yōu)化方案進行了性能評估和物理評估，以從性能、面積和時序等方面進行綜合評估，并確定最終應用在亂序超標量處理器中的寄存器重命