CCD高精度模擬信號(hào)處理前端關(guān)鍵集成技術(shù).pdf

1、由于電荷耦合器件(CCD-Charge Couple Device)具有分辨率高、動(dòng)態(tài)范圍大、可靠性高、信號(hào)輸出噪聲低、抗電磁干擾性能高等優(yōu)點(diǎn),被廣泛應(yīng)用于光電探測(cè)及實(shí)時(shí)圖像信息獲取領(lǐng)域。其應(yīng)用范圍包括可見(jiàn)光、紫外甚至X射線等眾多領(lǐng)域。整個(gè) CCD系統(tǒng)包括 CCD陣列器件、浮置擴(kuò)散放大器(FDA-Floating Diff usion Amplifier)、模擬信號(hào)處理前端(AFE-Analog Front End)和數(shù)字信號(hào)處理(DS

2、P-Digital Signal Processing)模塊。在CCD讀出信號(hào)的數(shù)字化處理流程中,AFE模塊處在整個(gè)信號(hào)處理系統(tǒng)的最前端,其輸出信號(hào)為ADC量化后的數(shù)字信號(hào),其后的數(shù)字信息處理模塊幾乎不會(huì)被噪聲等非理想因素干擾,因此AFE的性能直接決定了整個(gè)CCD圖像處理系統(tǒng)的信噪比。此外,隨著CCD制造工藝水平的不斷提高和圖像獲取領(lǐng)域需要的不斷擴(kuò)大,使得CCD器件的像元尺寸不斷減小,同時(shí)其信號(hào)讀出驅(qū)動(dòng)頻率不斷升高,檢測(cè)讀出的信號(hào)幅度也

3、相應(yīng)減小。為保證CCD成像系統(tǒng)獲得高質(zhì)量的圖像,尤其在高速 CCD成像系統(tǒng)中,高速高精度高集成度的 AFE設(shè)計(jì)變得非常關(guān)鍵。
　　針對(duì)高速高精度高集成的CCD信號(hào)處理應(yīng)用需求,本文實(shí)現(xiàn)了一種高集成度14位40MSPS CCD AFE芯片,并集成了可編程時(shí)鐘驅(qū)動(dòng)器。AFE信號(hào)處理包含相關(guān)雙采樣器(CDS-Correlated Double Sampling)、可變?cè)鲆娣糯笃?VGA-Variable Gain Amplifiers)

4、和14位40MSPS的模數(shù)轉(zhuǎn)換器(ADC-Analog to Digital Converter),其中集成的相關(guān)雙采樣和可變?cè)鲆娣糯笃鳒p小了信號(hào)處理系統(tǒng)的功耗和芯片面積?？删幊虝r(shí)鐘驅(qū)動(dòng)器將主時(shí)鐘的單周期等分為48份,通過(guò)可編程相位組合電路,產(chǎn)生相位及占空比可調(diào)的信號(hào),根據(jù)CCD器件的要求,產(chǎn)生最優(yōu)的工作時(shí)序,通過(guò)調(diào)整采樣時(shí)間SHP和SHD的相對(duì)位置,可提供精度高達(dá)530ps的相關(guān)雙采樣時(shí)序。通過(guò)功耗與單級(jí)量化位數(shù)以及功耗與采樣電容值的

5、優(yōu)化模型分析,完成了14位40MSPS流水線ADC的系統(tǒng)級(jí)設(shè)計(jì)。芯片采用SMIC0.35μm3.3V CMOS工藝實(shí)現(xiàn),在主時(shí)鐘頻率為40MHz,輸入信號(hào)為10MHz時(shí):集成可變?cè)鲆娣糯笃鲗?shí)現(xiàn)了0~18dB的增益近似控制,增益步長(zhǎng)為0.035dB,相關(guān)雙采樣電路在增益為最大值,18dB時(shí),SNR為100.25dB, SNDR為85.69dB;ADC的SNR為100dB,SNDR為85.5dB,精確時(shí)鐘內(nèi)核電路輸出時(shí)鐘占空比范圍2％~98