傳感器SoC芯片的數(shù)字電路低功耗與可測試驗證設(shè)計.pdf

1、隨著消費電子產(chǎn)品向高性能、便攜式應(yīng)用的不斷發(fā)展，要求其核心器件即系統(tǒng)芯片需要滿足低功耗設(shè)計要求。本文針對物聯(lián)網(wǎng)應(yīng)用項目的一款無線傳感SoC芯片設(shè)計進(jìn)行分析，研究相應(yīng)的低功耗設(shè)計及其可測性設(shè)計技術(shù)。
　　 論文首先從CMOS集成電路功耗產(chǎn)生的原理出發(fā)，闡述目前大規(guī)模集成電路低功耗設(shè)計的相關(guān)技術(shù)及其研究進(jìn)展，分別就基于電源管理與時鐘管理兩種低功耗設(shè)計的基本方法和技術(shù)路線進(jìn)行具體介紹。為了說明我們實現(xiàn)對無線傳感SoC低功耗設(shè)計的合理性

2、和可靠性，本文還介紹了基于掃描鏈結(jié)構(gòu)的低功耗可測試性設(shè)計方法。最后，我們在無線傳感SoC原始設(shè)計的基礎(chǔ)上，利用0.18um工藝庫參考UPF低功耗設(shè)計流程完成了該SoC芯片的低功耗和可測試設(shè)計，并進(jìn)行相應(yīng)的分析和驗證。論文工作的主要成果體現(xiàn)在:
　　 (1)通過芯片低功耗原理分析，建立基于時鐘控制和電源控制的低功耗設(shè)計方法及技術(shù)流程，給出適合于傳感器SoC芯片的低功耗設(shè)計解決方案，并設(shè)計出相應(yīng)的功耗管理與控制電路模塊。