高速串行收發(fā)系統(tǒng)關(guān)鍵模塊的研究.pdf

1、高速串行數(shù)據(jù)傳輸要求數(shù)據(jù)信號(hào)在傳輸線上以單比特形式連續(xù)傳送，而提高單個(gè)數(shù)據(jù) lane傳輸帶寬的方法是盡量提高時(shí)鐘頻率，但是，增大時(shí)鐘頻率會(huì)引起嚴(yán)重的碼間干擾，高頻分量被嚴(yán)重?fù)p耗，而且傳輸數(shù)據(jù)中長連續(xù)的0或1會(huì)使信號(hào)下一刻反向跳變值不足，傳輸線路直流平衡性變差，接收端鎖定時(shí)鐘變的更加困難，這都將降低數(shù)據(jù)傳輸率。
　　本文主要做了如下工作：
　　1.在對(duì)數(shù)據(jù)流經(jīng)的發(fā)送端、傳輸線和接收端的各個(gè)模塊詳細(xì)分析的基礎(chǔ)上，提出了發(fā)送端電路

2、設(shè)計(jì)架構(gòu)，劃分?jǐn)?shù)字電路和模擬電路部分，定義設(shè)計(jì)整體和各模塊的端口信號(hào)，性能指標(biāo)，各采用數(shù)字電路和模擬電路設(shè)計(jì)方法實(shí)現(xiàn)。
　　2.針對(duì)傳輸線直流平衡性和時(shí)鐘相位差問題，采用數(shù)字電路半定制設(shè)計(jì)方法實(shí)現(xiàn)了等時(shí)同步 FIFO、8B/10 B編碼器和串化器，其中編碼過程分解為3 B/4 B和5B/6 B編碼，并設(shè)置有效數(shù)據(jù)字符和控制字符選擇信號(hào),以及運(yùn)行不一致性指示信號(hào)，有效地打亂傳輸數(shù)據(jù)中長連續(xù)0或1，為接收端鎖定時(shí)鐘提供足夠的信號(hào)躍變；

3、
　　3.針對(duì)碼間干擾問題，設(shè)計(jì)具有預(yù)加重功能的驅(qū)動(dòng)電路，補(bǔ)償高頻分量在傳輸線上的損耗。在傳統(tǒng) LVDS驅(qū)動(dòng)電路基礎(chǔ)上，（1）添加并聯(lián)分流組件，減小總電阻，增大負(fù)載電流；（2）添加第二電流源，增加負(fù)載電流值；（3）并聯(lián)兩個(gè)CML電路，并將其中一個(gè)輸出延遲一定時(shí)間實(shí)現(xiàn)加重信號(hào)。
　　半定制設(shè)計(jì)方法實(shí)現(xiàn)數(shù)字電路部分，采用Verilog HDL描述其功能，用Modelsim做功能仿真，并在130nm CMOS工藝下，DC軟件綜合映