組合式偽隨機數發(fā)生器的研究與設計.pdf

1、偽隨機數發(fā)生器在計算機仿真和信息安全領域都有著廣泛的用途,偽隨機數序列的隨機性、不可預測性以及產生速率對應用系統(tǒng)的效率和安全性具有重要價值。本文設計了一種基于超素數的組合式偽隨機數序列生成算法,并利用FPGA進行了硬件實現和性能測試。
　　論文對偽隨機序列的產生原理、現有方法以及相關統(tǒng)計檢驗方法和標準進行了深入研究和討論分析。所提出的組合式算法首先通過時鐘計數器得到隨機的初始種子和參數,之后利用超素數發(fā)生器的特殊性質,得到出現概率

2、相同的“0”、“1”序列,再利用擾亂函數對“0”、“1”序列進行擾亂重新排序,最后使用SHA_1安全散列算法完成對數列的進一步發(fā)散,來增強序列的隨機性。本算法引入了不確定性和高速變換性因素,利用數據的奇偶性得到不規(guī)律的“0”、“1”序列,降低了生成數據之間的相關性,通過適時地改變發(fā)生器的相關參數,提高了偽隨機序列的周期。
　　為了對所提出的偽隨機數發(fā)生器的速度和統(tǒng)計特性進行評估,利用VerilogHDL在FPGA上完成了算法的硬件