高性能偽隨機(jī)數(shù)發(fā)生器的設(shè)計(jì).pdf_第1頁
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文檔簡介

1、本論文設(shè)計(jì)了一種高性能偽隨機(jī)數(shù)發(fā)生器。本設(shè)計(jì)作為SoC芯片加密系統(tǒng)的重要組成部分，能夠?yàn)镈ES、AES等加密算法提供高性能的偽隨機(jī)數(shù)密鑰，從而保證SoC系統(tǒng)加密部分的可靠性。
　　本論文采用純數(shù)字方式生成種子。之后采用偏置糾正技術(shù)對(duì)種子進(jìn)行處理，均衡隨機(jī)序列中0和1出現(xiàn)的概率。最后，采用MD5(Message-DigestAlgorithm5)散列算法或可選的LFSR(LinearFeedbackShiftRegister)方式來

2、增強(qiáng)序列的隨機(jī)性。同時(shí)，偽隨機(jī)數(shù)的生成速率可以通過配置偏置糾正模塊的異或級(jí)數(shù)寄存器或者M(jìn)D5模塊的壓縮比寄存器來實(shí)現(xiàn)。接口部分基于AHB協(xié)議編寫，可以作為IP復(fù)用于基于ARM核的嵌入式系統(tǒng)中。
　　本設(shè)計(jì)首先通過VERILOGHDL對(duì)系統(tǒng)進(jìn)行硬件描述；其次，利用仿真工具VCS和調(diào)試工具VERDI進(jìn)行系統(tǒng)的功能前仿真，F(xiàn)PGA模型進(jìn)行功能后仿真；再次，通過國際標(biāo)準(zhǔn)測試集NIST(NationalInstituteofStandard

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