輕摻雜型襯底混合信號集成電路中襯底耦合噪聲的建模.pdf_第1頁
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文檔簡介

1、隨著片上集成系統(tǒng)SoC(System on Chip)的應(yīng)用越來越廣泛,襯底耦合噪聲問題已經(jīng)成為混和信號集成電路設(shè)計中一個巨大的挑戰(zhàn)。同一芯片上敏感的模擬/射頻電路被大量的數(shù)字電路包圍,數(shù)字電路通過多種方式向襯底注入的寄生電流,通過襯底的傳導(dǎo)耦合到敏感模塊,影響電路的性能,甚至對整個芯片的功能造成損傷。
  論文對襯底耦合噪聲的注入、傳播和拾取的機理分別進行了詳細的闡述。針對更適用于混合信號集成電路的輕摻雜型襯底建立了一個電路級的

2、三維網(wǎng)格型襯底模型,該模型是一個電阻電容的分布網(wǎng)絡(luò),并且考慮了仿真的復(fù)雜度,將其進行簡化,模型的準確性通過四探針測電阻率法來驗證。同時還考慮了來自電源/地分布網(wǎng)絡(luò)的耦合噪聲,建立了該路徑模型。并對數(shù)字開關(guān)噪聲進行了建模,將其等效為一個脈沖電流源作為噪聲源向襯底注入噪聲。然后,將這些模型應(yīng)用于具體電路進行SPECTRE仿真,分析襯底耦合噪聲對電路性能造成的影響。
  對襯底建模的目的是在電路設(shè)計階段預(yù)測襯底噪聲并采取抑制措施,論文針

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