數(shù)?；旌霞呻娐分蠩SD的特性研究與設(shè)計.pdf

1、ESD（靜電放電）是影響集成電路可靠性的主要因素之一，存在于生產(chǎn)到使用的每一個環(huán)節(jié)，已經(jīng)成為開發(fā)新一代工藝技術(shù)的難點。ESD防護設(shè)計和工藝條件密切相關(guān)。只有對ESD損傷失效物理機制和工藝條件有一個好的理解，才能設(shè)計出好的防護結(jié)構(gòu)。 論文從器件的物理基礎(chǔ)入手，研究了器件損傷的物理機制。分析認為雪崩熱空穴注入柵氧化層，產(chǎn)生界面態(tài)和大量中性陷阱，引起閾值電壓增大，亞閾值電流減小，造成關(guān)態(tài)漏泄漏電流的退化。同時發(fā)現(xiàn)器件內(nèi)部溫度越高，MO

2、SFET柵氧化層注入機制就越強，引起的損傷也就越大。 論文結(jié)合實際工藝，對比了0．18μmCMOS工藝下Silicide和Non-Silicide工藝技術(shù)，發(fā)現(xiàn)使用了Non-Silicide工藝技術(shù)的器件，當漏端鎮(zhèn)流電阻變大，增強了插指晶體管的導通均勻性，并使得主要電流泄放通路遠離Si-SiO2表面，有利于器件熱量的散發(fā)；DCGS（Drain Contact to Gate Space）的增加可以提高漏端鎮(zhèn)流電阻；而SCGS（S

3、ource Contact to Gate Space）增大時，源端鎮(zhèn)流電阻的增大對ESD影響有限。這為后續(xù)的電路和版圖設(shè)計提供了合理的物理基礎(chǔ)。 論文從輸入、輸出、電源和地、多電源以及全芯片角度，系統(tǒng)、全方位的設(shè)計了一款A(yù)DC（Analog to Digital Converter），芯片的ESD防護電路，并創(chuàng)新性的設(shè)計了電源到地之間的電路結(jié)構(gòu)。該電路在檢測電路部分加了一個NMOS反饋器件，同時在檢測電路的下一級使用了動態(tài)傳輸