一種超低功耗、容錯的靜態(tài)隨機存儲器設計.pdf

1、隨著移動通信、生物醫(yī)學和空間應用的不斷發(fā)展，半導體數(shù)字系統(tǒng)呈現(xiàn)出低功耗的發(fā)展趨勢。作為數(shù)字系統(tǒng)的重要組成部分之一的存儲器，在低功耗方面受到了格外關注。然而，由于靜態(tài)隨機存儲器(SRAM)亞閾值工作時，會降低靜態(tài)噪聲容限(SNM)，這給亞閾值SRAM的設計帶來了很大難度。在亞閾值電源電壓下，傳統(tǒng)的六管SRAM存儲單元由于沒有足夠的噪聲容限而不能很好的工作。為了在亞閾值工作下實現(xiàn)超低功耗，有研究機構指出通過采用讀/寫分開機制能夠有效地解決靜

2、態(tài)噪聲容限降低的問題。
　　 本文設計了一款1K×8bits的超低功耗同步時序SRAM芯片，采用基于雙互鎖存儲單元(DICE)結構的SRAM存儲單元來消除傳統(tǒng)DICE存儲單元讀操作時的缺陷。利用TSMC90nm CMOS工藝對SRAM進行了仿真。仿真結果顯示：當電源電壓VDD為0.3V時，該SRAM工作頻率最大可達到2.7MHz。此時，功耗僅為0.35μW；而當VDD為1V時，最大工作頻率為58.2MHz，功耗為83.22μW。