近閾值絕熱靜態(tài)存儲器設(shè)計.pdf

1、高速緩沖存儲器（cache）占據(jù)了高性能微處理器中一半以上的晶體管，而cache通常使用靜態(tài)隨機(jī)存儲器（SRAM）技術(shù)，因此 SRAM的研究設(shè)計在半導(dǎo)體行業(yè)中一直是一個熱點?？煽啃院凸氖?SRAM設(shè)計所關(guān)心的兩個大問題，這符合 IC設(shè)計發(fā)展方向中的低功耗設(shè)計和高可靠性設(shè)計兩個研究熱點。SRAM通常包含很多大容量總線，并且被頻繁的訪問，這會消耗很大的功耗，因此低功耗 SRAM的需求越來越高。
　　動態(tài)功耗一直在總功耗中占據(jù)一個很大

2、比例。然而當(dāng)集成電路工藝低于100nm時，閾值電壓隨著電源電壓的下降在降低，亞閾值漏電流會因閾值電壓的降低成指數(shù)形式增加，從而導(dǎo)致靜態(tài)功耗增大，靜態(tài)功耗在總功耗中所占的比例也在相應(yīng)的增大。國際半導(dǎo)體藍(lán)圖（ITRS）報導(dǎo)稱：漏功耗在總功耗中可能占據(jù)主導(dǎo)地位。研究表明基于能量回收技術(shù)的絕熱電路在降低動態(tài)功耗方面起到了很重要的作用，因此在基于能量回收電路的基礎(chǔ)上進(jìn)一步降低漏功耗有很重要的研究意義。
　　本課題以SRAM電路作為研究對象，

3、對其動態(tài)功耗和靜態(tài)功耗進(jìn)行優(yōu)化。主要對以下幾個內(nèi)容進(jìn)行研究：
　　1、分析傳統(tǒng)CMOS電路的功耗產(chǎn)生機(jī)制、對絕熱電路原理及絕熱電路結(jié)構(gòu)進(jìn)行分析。分析漏電流的來源，并且研究漏功耗減小技術(shù)。
　　2、設(shè)計了傳統(tǒng) CMOS SRAM電路，并設(shè)計了以四相絕熱 CPAL（互補(bǔ)傳輸門絕熱邏輯）電路為驅(qū)動電路的SRAM電路以降低動態(tài)功耗。進(jìn)一步使用漏功耗減小技術(shù)對 CPAL結(jié)構(gòu)的SRAM電路進(jìn)行優(yōu)化。使用 HSPICE軟件對設(shè)計的SRAM

4、電路進(jìn)行仿真，驗證了這種絕熱 SRAM電路功耗的先進(jìn)性以及漏功耗減小技術(shù)的作用。
　　3、設(shè)計了四相絕熱 PAL-2N（傳輸晶體管絕熱邏輯）電路為驅(qū)動電路的SRAM電路，并結(jié)合溝道長度偏置技術(shù)、雙閾值技術(shù)及功控休眠技術(shù)進(jìn)一步對PAL-2N結(jié)構(gòu)的SRAM電路進(jìn)行優(yōu)化。在 NCSU PDK45nm工藝下對所設(shè)計的SRAM電路采用全定制設(shè)計的方法從版圖級驗證了所設(shè)計的PAL-2N SRAM電路的總體能耗相比于CMOS SRAM減小了將近