多芯片多輸入電源配送網(wǎng)絡建模分析及去耦設(shè)計.pdf

1、隨著晶體管特征尺寸進入亞微米/納米級別，高速系統(tǒng)芯片集成度不斷提高，信號轉(zhuǎn)換速率日益加快，導致電源噪聲越發(fā)嚴重，從而對印制電路板上電源配送網(wǎng)絡(PowerDelivery Network，PDN)的去耦設(shè)計提出更嚴格的要求。
　　現(xiàn)階段比較成熟的PDN去耦分析大都是針對單芯片單輸入網(wǎng)絡進行，采用集總建模或近似分布式建模的方法對互連網(wǎng)絡的電氣特性進行描述，如傳輸線梯形網(wǎng)絡法，諧振腔法，有限元法，時域有限差分法等。由于它們都是基于各級

2、互連的拓撲結(jié)構(gòu)或者電源地平面特性進行建模，無法準確捕捉高頻截止頻率范圍內(nèi)PDN電源端口的相互影響和電流分布的兩種特性，也就無法對多芯片多輸入PDN的去耦設(shè)計給出直觀的指導意見。
　　課題簡要介紹了已有的平面建模理論，分析了其使用過程的限制，進而從集總優(yōu)化建模、分布式建模兩個角度提出了針對多芯片多輸入PDN的阻抗分析及去耦方法。為衡量芯片端口間電氣特性相互疊加的影響，將所有負載芯片統(tǒng)一分析，看作一個N端口網(wǎng)絡，理論推導出回路阻抗增加

3、的原理，區(qū)別于傳統(tǒng)PDN設(shè)計過程中的自阻抗，引入多輸入阻抗的概念，用以準確描述集總優(yōu)化建模、分布式建模兩種建模過程中電流疊加和分布特性的影響。SIWAVE、ADS聯(lián)合仿真驗證了模型的正確性。在公式計算或矢量擬合多輸入阻抗的基礎(chǔ)上，課題結(jié)合最大違背點去耦選電容算法，最終提出了多芯片多輸入PDN整板去耦方案。實驗例證表明，給出的去耦方案能有效地將所有芯片的多輸入阻抗降低到目標阻抗之下，滿足系統(tǒng)5％噪聲容限范圍要求。方案將復雜PCB的設(shè)計流程