面向LTE-A信道碼的多核并行譯碼研究.pdf

1、新一代移動通信系統(tǒng)更高的速率要求以及更復(fù)雜算法的采用使得基帶信號處理運算量急劇增加，而處理數(shù)據(jù)流型負(fù)荷的理想架構(gòu)是多核并行處理器，因此針對數(shù)據(jù)密集型基帶信號處理算法的多核并行研究有重要意義。信道譯碼算法占據(jù)基帶信號處理可觀運算量的同時是基帶系統(tǒng)時延的重要來源，因此針對信道譯碼的多核并行處理模塊研究是構(gòu)建多核并行微架構(gòu)實現(xiàn)全并行基帶處理提高系統(tǒng)性能的關(guān)鍵。
　　本文研究面向LTE-Advanced咬尾卷積碼及Turbo碼的多核并行譯

2、碼，主要內(nèi)容及成果如下：
　　（1）研究咬尾卷積碼的CVA、WAVA及BVA譯碼過程，仿真對比分析了算法性能，BVA平均約有0.5dB性能損失但具有天然的并行譯碼特性。因此，基于PowerPC多核并行硬件平臺，設(shè)計驗證了面向LTE-Advanced咬尾卷積碼的雙核并行譯碼模塊。
　?。?）研究Turbo碼的MAP系列譯碼算法推導(dǎo)及仿真，基于Simulink搭建了面向 LTE-Advanced傳輸信道的基帶鏈路，并采用 m語言

3、完成了譯碼算法的浮點仿真。比較顯示Max化簡的性能損失約0.5dB，但大幅降低了Log-MAP的算法復(fù)雜度，此外采用（12,8）的量化方案設(shè)計了其定點仿真，譯碼性能損失0.1~0.2dB。
　　（3）采用重疊部分序列子塊劃分方案設(shè)計了 Turbo碼的多核并行譯碼架構(gòu)，推導(dǎo)并設(shè)計了并行化QPP交織器的邏輯實現(xiàn)電路。在完成利用Matlab仿真并行譯碼算法正確性的基礎(chǔ)上，基于 PowerPC多核并行硬件平臺，設(shè)計并驗證了面向LTE-Ad