基于FPGA的STAP實(shí)現(xiàn)技術(shù)研究.pdf

1、空時(shí)自適應(yīng)處理（Space-Time-Adaptive-Processing,STAP）算法能夠有效地抑制雜波和干擾。經(jīng)過四十多年的發(fā)展，STAP算法的基礎(chǔ)理論已比較成熟，目前其工程實(shí)現(xiàn)研究是該領(lǐng)域的主要研究方向之一。STAP算法工程實(shí)現(xiàn)的關(guān)鍵就是實(shí)時(shí)計(jì)算出自適應(yīng)權(quán)值。近些年，現(xiàn)場(chǎng)可編程門陣列（FPGA）技術(shù)在數(shù)字信號(hào)處理領(lǐng)域得到了廣泛應(yīng)用。為此，圍繞基于FPGA的STAP實(shí)現(xiàn)技術(shù)及其自適應(yīng)權(quán)值計(jì)算展開了研究，主要內(nèi)容如下：
　　

2、1.提出了一種基于 QRD_MGS算法的無開方 STAP權(quán)值計(jì)算算法。采用Modified Gram Schmidt QR分解算法（QRD_MGS）能夠避免直接估計(jì)協(xié)方差矩陣及其求逆運(yùn)算。針對(duì)基于QRD_MGS求解STAP權(quán)值的傳統(tǒng)算法中存在冗余開方運(yùn)算這一不足，提出了一種無開方權(quán)值計(jì)算方法。該方法通過對(duì)原始上三角矩陣等價(jià)變形，使其每個(gè)元素由未開方值表示，從而省去了開方操作。無開方算法方法相對(duì)原方法而言，規(guī)避了開方運(yùn)算，減少了除法計(jì)算量

3、，并提高了權(quán)值計(jì)算精度，同時(shí)算法結(jié)構(gòu)更適合硬件實(shí)時(shí)實(shí)現(xiàn)。
　　2.研究了無開方QRD_MGS算法的FPGA實(shí)現(xiàn)技術(shù)。深入分析了該算法的內(nèi)在并行性，并將其劃分成五個(gè)任務(wù)。為降低任務(wù)時(shí)鐘開銷，設(shè)計(jì)了子任務(wù)劃分策略。該策略將任務(wù)分解為若干子任務(wù)，各子任務(wù)流水執(zhí)行，并充分利用子任務(wù)間的并行特點(diǎn)覆蓋時(shí)鐘消耗?；诖?，設(shè)計(jì)并實(shí)現(xiàn)了其FPGA并行映射結(jié)構(gòu)。
　　3.研究了自適應(yīng)權(quán)值回代求解算法在FPGA的實(shí)現(xiàn)技術(shù)。深入分析了回代算法的執(zhí)行

4、過程，并對(duì)該算法的內(nèi)在并行性進(jìn)行了開發(fā)。根據(jù)前、后向回代輸入數(shù)據(jù)的不同時(shí)序特點(diǎn)，分別設(shè)計(jì)了不同的并行計(jì)算結(jié)構(gòu)。其中，前向回代過程結(jié)構(gòu)具有覆蓋矩陣分解時(shí)鐘開銷的優(yōu)點(diǎn)；而后向回代計(jì)算結(jié)構(gòu)采用局部并行策略，減少了時(shí)鐘開銷，節(jié)省了乘法器、加法器等硬件資源。
　　4.設(shè)計(jì)了一種降維STAP算法的FPGA映射方案。深入研究了降維STAP算法的處理流程，對(duì)其內(nèi)在并行性進(jìn)行了仔細(xì)分析，并將該算法的執(zhí)行過程總結(jié)為了五步。對(duì)每步的局部并行性進(jìn)行了開發(fā)