FPGA核心電路CLB的設計與研究.pdf

1、FPGA(Field Programable Gate Array)即現(xiàn)場可編程門陣列，是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產物。作為專用集成電路(ASIC)領域中的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。相比于國際FPGA公司多年的發(fā)展積累，國內FPGA技術的發(fā)展處于起步階段，西安智多晶微電子抓住國產FPGA設計的迫切需求，瞄準國產FPGA的巨大市場，設計了IST系列F

2、PGA。
　　論文基于IST項目中的FPGA核心電路CLB(Configure Logic Block)的設計與優(yōu)化，深入研究了FPGA器件邏輯配置模塊的核心結構和原理，設計和優(yōu)化CLB電路結構和性能，采用55nm標準CMOS工藝，利用全定制設計方法設計電路，Cadence標準的全定制(Full Custom)流程，利用VCS作為功能驗證工具，利用Hspice做性能分析和優(yōu)化，在工藝和工具上都有先進性，在設計原理上具有獨創(chuàng)性。主要

3、內容有如下:
　　1.詳細介紹了CLB的三大工作模式(Ripple mode，Logic mode，RAM mode)以及各種各模式下的功能原理，并基于FPGA的查找表(LUT)加寄存器(Register)的結構，詳細論述了其功能可編程的邏輯實現(xiàn)過程，同時對比其他FPGA的設計，分析本項目CLB設計的特點。在CLB的布線(Routing)部分，分別介紹了公布的幾種布線算法，分析其特點，結合其特點簡要介紹了本項目布線的解決方案。

4、r>　　2.針對CLB的特點，搭建了具有高效率和符合CLB特點的驗證平臺，利用VCS工具，驗證了CLB的各種模式以及其對應的功能的正確性。利用自動比對的標準位和波形的詳細分析，完備而又直觀的驗證了CLB的功能。
　　3.基于FPGA芯片對應的編程軟件設計的要求和目標規(guī)格(Target spec)中的性能要求，對CLB的設計做了版圖后仿真，在添加了寄生參數(shù)的前提下，分析各功能電路的負載并正確合理加入負載，同時利用Hspice的高精度